Sistemas Embarcados_EstacioEAD_SIM2

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<p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>1 Marcar para revisão</p><p>Ao trabalhar no projeto de sistemas de controle e circuitos digitais utilizando a</p><p>linguagem VHDL, é fundamental utilizar diversas entidades. Complete a seguinte</p><p>frase sobre a modelagem de controle com diversas entidades:</p><p>"Utilizar diversas entidades em um projeto VHDL permite ______, o que contribui para</p><p>a ______ do código."</p><p>aumentar a complexidade; eficiência na síntese.</p><p>simplificar a simulação; organização.</p><p>melhorar a modularidade; reusabilidade.</p><p>reduzir a quantidade de sinais; eficiência na síntese.</p><p>otimizar a lógica de controle; velocidade de simulação.</p><p>--</p><p>hora</p><p>: --</p><p>min</p><p>: --</p><p>seg</p><p>Exibir</p><p>Questão 1 de 10</p><p>Respondidas �10� Em branco �0�</p><p>Finalizar prova</p><p>1 2 3 4 5</p><p>6 7 8 9 10</p><p>SM2 Sistemas Embarcados</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>2 Marcar para revisão</p><p>A modelagem de controle com várias entidades é uma prática importante no projeto</p><p>de sistemas de controle e circuitos digitais utilizando VHDL. Complete a seguinte</p><p>frase sobre o impacto da utilização de várias entidades na manutenção do projeto:</p><p>"Ao utilizar várias entidades em um projeto VHDL, é possível ______, tornando mais</p><p>fácil ______."</p><p>Fragmentar o sistema, resolver defeitos.</p><p>Agregar funcionalidades, evitando pirataria do projeto.</p><p>Modulariza o projeto, evitando pirataria.</p><p>Modularizar o projeto, a compreensão do mesmo.</p><p>Fragmentar o sistema, o controle de reparo.</p><p>3 Marcar para revisão</p><p>Suponha que você esteja projetando um sistema digital complexo em VHDL,</p><p>composto por vários módulos. Para conectar os módulos, é necessário instanciá-los</p><p>e conectá-los por meio de suas portas. Considere o seguinte trecho de código</p><p>VHDL�</p><p>entity AND_gate is</p><p>port (</p><p>a: in std_logic;</p><p>b: in std_logic;</p><p>c: out std_logic</p><p>);</p><p>end entity;</p><p>architecture behavioral of AND_gate is</p><p>begin</p><p>process (a, b)</p><p>begin</p><p>c</p><p>c</p>