Grátis: A configuração em VHDL estabelece o elo entre a declaração de um componente e uma entidade de projeto. É necessário utilizar a configuração quando ... – Questões Respondidas

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A configuração em VHDL estabelece o elo entre a declaração de um componente e uma entidade de projeto.
É necessário utilizar a configuração quando o componente possui uma entidade com:
A vários pacotes
B várias constantes
C vários mapeamentos de portas
D várias arquiteturas
E várias bibliotecas

Questões para o Sucesso

há 2 anos

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Lógica Programável em VHDL

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Respostas

Ed

há 2 anos

Para responder à sua pergunta sobre a configuração em VHDL, precisamos entender o propósito da configuração. A configuração é utilizada para especificar qual arquitetura de um componente deve ser utilizada em um determinado contexto, especialmente quando há múltiplas opções disponíveis. Analisando as alternativas: A) Vários pacotes - Pacotes são usados para agrupar declarações, mas não são o foco da configuração. B) Várias constantes - Constantes não requerem configuração, pois são valores fixos. C) Vários mapeamentos de portas - Mapeamentos de portas são específicos para a instância de um componente, mas não são o principal motivo para usar configuração. D) Várias arquiteturas - Esta é a opção correta, pois a configuração é necessária quando um componente tem várias arquiteturas disponíveis, permitindo escolher qual delas usar. E) Várias bibliotecas - Bibliotecas são um conceito diferente e não estão diretamente relacionadas à configuração de componentes. Portanto, a alternativa correta é: D) várias arquiteturas.

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O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma concorrente. Isto significa que em uma região de código concorrente a ordem das linhas não deve interferir no resultado. Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles:
A) WHEN, GENERATE, CASE
B) WHEN, GENERATE, BLOCK
C) WAIT, GENERATE, BLOCK
D) WHEN, GENERATE, LOOP
E) WHEN, CASE, BLOCK

Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada. Os comandos sequenciais ficam em 3 regiões de código específicas, que são:
A) PROCESS, FUNCTION, COMPONENT
B) PROCESS, PACKAGE, PROCEDURE
C) PROCESS, FUNCTION, PROCEDURE
D) FUNCTION, PROCEDURE, BLOCK
E) FUNCTION, PROCESS, MAP

A linguagem VHDL permite a implementação de subprogramas.
Dadas as seguintes sentenças: I – Os subprogramas compreendem uma região de código sequencial. II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiões de código sequencial. III – A função permite retornar um ou mais valores. IV – No procedimento o comando RETURN é obrigatório. Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta:
I – Os subprogramas compreendem uma região de código sequencial.
II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiões de código sequencial.
III – A função permite retornar um ou mais valores.
IV – No procedimento o comando RETURN é obrigatório.
A F, V, F, V
B V, F, V, V
C F, V, V, V
D V, F, V, F
E V, V, F, F

Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade. Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN.
Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é:
A COMPONENT
B PORT
C PORT MAP
D FUNCTION
E SIGNAL