Elementos de Eletrônica Digital - Idoeta e Capuano

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«em IVAN V. IDOETA£ FRANCISCO G. CAPUANO
24º Edição Revisada, Atualizada e Ampliada
AnNBL
NH
INSESESESESENSENE
SEN)
WNNNNNNNH
SUMÁRIO
1. Sistemas de Numeração .......... NINA E E E E EARVAESSEASS E E E É DO
TREEIÓNGÃO um qe ese ENA 8 8 6 MASSA 4 E EO Sistema Binário de Numeração ......1..10.Conversão do sistema binário para odecimal ..lc.cccccrreareceeaec. sm 8 x soeConversão do sistema decimal para o sistemaBIHSESO umsong ses e eus E 6 E UMES ESTAR E É Ed seNúmeros binários, decimais fracionários e suasCOnversões .......O Sistema Octal de Numeração ....Conversão do sistema octal para o sistema ãdecimal
Conversão
Fio c.oceueceo.o
Conversão do sistema binário para o sistemaoctal . ... . ATOConversão do sistema decimal para
Octal ...l200eruoreceo» NS SAMORA e trO Sistema Hexadecimal de Numeração ....Conversão do sistema hexadecimal para o siste
Ma AOCIMAt uunsres cemessesspasa se ET E é earConversão do sistema hexadecimal para o sisteo DIBBEIO sos ae aces aÇão sa x E NANA e 3 À a...Conversão do sistema binário para o sistema
hexadecimal cee:cideseed ser: É ENEATENAS E E E qeConversão do sistema decimal para o sistema
hexadecimal .
Operações Aritméticas no Sistema Binário ....Adição no sistema binário
Subtração no sistema binário :
Multiplicação no sistema binário ...../6/.011100+-
2. Funções Lógicas - Portas LÓgicas .llllllclll0.0.0o. PSA
INCEGÂUESO ces eus: é tsFunçoês E, OU, NÃO, NE e NOU
Função E ou AND .. LECNTNOEFunção OU ou OR ..Função NÃO ou NOT
Função NÃO E, NE ou NAND ...Função NÃO OU, NOU ou NOR ..Quadro Resumo ..c.illlccerracooInterligação entre expressões, circuitos e taDelãs da verdade ...LeeeseS SS + TEIAS Taca.Expressões booleanas geradas por circuitos 16
GICOS sos: CUBRA LON CAVESNRA LEU EACircuitos obtidos de expressoés booleanas ....Tabelas da verdade que representam expressões
OU CÍrCuitos .......20.Exercícios resolvidos H
Equivalência, entre blocos lógicos
Obtenção de inversores . .
Outras equivalências entre blocos lógicos ..Exercícios Propostos .....1100000 ESENSADO E SEREI
TS
25
15
16
18
22
27
28
2
30
31
33
34
3a
3. Circuitos Combinacionais - 12 Parte ..lelccc0000.aeecaaco 71
3.l ERCSSÔNCÕO: meses exe «E GUESS RE E E E E ENSEADA 3 ME 713.2 Expressoes e circuitos a partir de tabelas da
verdade ........ . 71E 2 Circuitos à 71ID Circuitos com 3 variaveis o3.2.3 Circuitos com 4 variáveis 79
3.2.4 Tabela da verdade de 3 variáveis . 82Fe Tabela da verdade de 4 variáveis .. 83Ie CIECLEO: DU EXCIVSTÍTO e eme es e xo oceanos 5 2 e a 5IS. Circuito OU Exclusivo como circuito combinaGIGNRL «a CMN ER E ELSON E E É É EROONOSS E O) 853.3.2 Circuito OU Exclusivo como bloco lógico básico. 85
3.4 Circuito Coincidência .........RA :T)3.4.1 Circuito Coincidência como circuito combinaCIONAL + com EO E 8 ESSAS E E EESC E . 863.4.2 Circuito Coincidência como bloco lógico rásico 87E: Interligação de blocos OU Exclusivo Coincidên-
CEIA ua a e mo screen ds 1 6 CESSAR 8 MS 6 6 socos 2 8 E 8 87Utilizando 3 variáveis
Utilizando 4 variáveis
Exercícios Propostos .KW
UU
au,
Nr
4. Álosbra de Boole e Simplificação de Circuito Lógico ..... 93
4.1 Intredução Teco ecaecaracrasaaeerecsecresescer 934,2 Variáveis e Expressões na Álgebra de Boole ... 934.3 Postulados ....121llvccanaaaaos SE4,3.1 Postulado da Complementação 93
4.3.2 Postulado da Adição .......-. 944.3.3 Postulado da Multiplicação 94
4.4 Propriedades ......... seco 854.4.1 Propriedade comutativa . “ ss
4.4.2 Propriedade associativa * 9%
4,4,3 Propriedade distributiva ã 96
4.5 Teoremas de De Morgan .. . EE4.6 Identidades Auxiliares . ã. . “ . 84.7 Quadros Resumo ...cccorecaeeecereceeeeo.. 94,8 Simplificação de expressões booleanas ..... sa; 1004.9 Simplificação de Expressões e circuitos através dos Diagramas de Veitch-Karnaugh ......... 1044,9,1 Diagrama de Veitch-Karnaugh para 2 variáveis.. 1044.9.2 Diagrama de Veitch-Karnaugh para 3 variáveis... 110
4,9,.3 Diagrama de Veitch-Karnaugh para 4 variáveis... 1184.9.4 Diagrama com condições irrelevantes .....4,10 Simplificação de circuitos a partir de
ONE «see reeeses sa e e esp EU «4.11 Diagrama para cinco variáveis .......4.12 Casos que não admitem simplificação
4.13 Outras formas de utilização do diagrama de
VEIECRSESTIUOR um a + o ces *4.13.1 Pelo complemento da expressão
4.13.2 Pela forma da apresentação .. Es4.14 Quadros Resumo ...... ARA .
5. Circuitos Combinacionais - 2º Parte ..llllcocoronoruoeco 142
Introdução ...ll100100.
Códigos BCD 8421 ..Código Excesso 3 .....Outros códigos BCD de 4 bits
Código BCD de 5 bits ..Código 9876543210 ..... e... 144Código Gray .....1...Codificadores e Decodificadores
OUR
WNP
DL
5.1
5412.5.1
SL
ss.
ES
Da Sel Decodificador BCD 8421 para 9876543210 - ... 146Sel Decodificador BCD 8421 para Excesso 3 . se. 175:23 Decodificador Excesso 3 para BCD 8421 .. .-.. 14951254 Decodificador BCD 8421 para 2 entre 5 .. sis Lol5.2.8 Decodificador 2 entre 5 para BCD 8421 .. e... 1535.2.6 Decodificador BCD 8421 para Johnson .... e. 155.2.7 Decodificador Johnson para BCD 8421 .... ... 158Iu258 Decodificador BCD 8421 para código Gray vu: 1605.2.9 Decodificador Código Gray para BCD 8421 ..... 1615.2.10 Decodificador para display de 7 segmentos .... 163E.2.I1 EXCICÍCIOS PEODOSECOS «ee omeecssasessscse caes 1685.3 Circuitos Aritméticos 168
5: Sul Meio Somador ........ ss 1685... Somador COmpiteto «.—-<-« eee 169Ss SS Somador completo a partir de meios somadores ... 1725.3.4 Meio SUbESFSCÓOE aeeveris:receres FO CE CEE COCA PTS5:3:5 Subtrator Completo SENNA E cesuesss 1735.3.6 Subtrator completo a partir de meios subtratores. 175
Da Ea É Somador/Subtrator completo .... 1.1.1.0 uv eee — ADE5. SB Exercícios Propostos ........ URIA EU E E E e.Sa Du Quadro Resumo - Circuitos Aritméticos ........ 179
6. Flip-Flop, Registradores e Contadores
6.1 TREFOGUÇÕO! u seen sa6.2 Flip-flop RS ......6.2.1 Flip-flopRS básico ......... DAS E - 1)6.2.2 Flip-flop RS comandado por um pulso de clock.. 1846.3 ELTG=ELOD JE seus ue 6 e ea E E a remessa6: 3.1 Flip-flop JK com entradas Preset e Clear
6.3.2 Flip-flop JK Mestre-EsCcravo ...ht12cccecerecco.
6.3.3 Flip-flop JK Mestre-Escravo com entradas Preset e Clear 190
6.4 Flip-flops tipo T e Tipo D ..... =. 1806.4.1 Flip-flop tipo T ...... . . 1906.4.2 Eli1p flop tipo D sssr.ai ... e 1916.5 Registradores de Deslocamento .. nm JOE6.5.1 Conversor Série-Paralelo ....... soe LS6.5.2 Conversor Paralelo-Série ....l..c000.vv.200oe6.5.3 Registrador de entrada série e saída série Ouentrada paralela e saída paralela ............ 1956.5.4 Registrador de Deslocamento utilizado
multiplicador ou divisor por 2 ........6.6 CONTOAOLSS ; reeqaneris FTC LCCERS6.7 Contadores Assíncronos ”6.7. Contador de PulsoS ...c.« 2 cus.6.7.2 Contador de Década Assíncrono63 Contador Sequencial de O a n6.7.4 Contadores Assincronos Decrescentes
E
ano
MO
O
|
O
OVAR
LON
WwN|
ATPBDPAONSNSPANPOANAMRNA
DO
(O
(O
OO
CO
Oo
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Co
MO
MO
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AVAVSVNNSNVNVNVNVAN
MBA
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Oo
Ca
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OA
MO
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a
da
Ca
Mo
WWWWUWLWNNNNNVP
USB
WON
mm ms
"”
Contador Assíncrono Crescente e Decrescente .. 203Contadores SÍnCronos ...llll000.orraaaaeece.e. 204Contador Síncrono gerador da sequência do códi
eu BOB 202] à... e esc 3 a 5 mom pI e E E ne 205Gerador do CÓdigo Gray ...llcl0v00cea.aa. mu 208Gerador da sequencia do código Excesso 3 saem RI
Contador Johnson isssisssssaciocdvenhsss 215Contadores geradores de sequência ..Contador em Anel .....Contador de Década
Contador gerador de uma Sequência qualquer ... 221Contadores Crescentes e Decrescentes ......... 224Contadores utilizados em circuitos temporizadores 226
Contador de O a 59 ..Contador de 1 a 12 caseescoo
Diagrama de blocos de um relógio digital ..... 226Exercícios Propostos .........A7. Conversores .......... $.568 E E RSS EE LA aeccccececeranssIntrodução ..il.coreceeeaecaereeeoConversores Digital- Analógico aeeConversor Digital-Analógico básico
Conversor Digital-Analógico com Amplificador
Operacional ..llclcrcuecc.e.oo coca... 234Conversor Digital-Analógico com chave seletoradigital
Conversor Digital- Analógico utilizando rede
R-2R colecao CARA Teve. ESConversor Digital-Analógico com R-2R utilizan
do o Amplificador Operacional .......l/11..... 244Conversão de um número de mais de um algarismo 244
Conversão de um código qualquer para o analógico. 247
Conversor Análogo-Digital ...ll12.ccacaaea... 247VOLEÍMDOCCO BIGIEAL cauumsc1: e ue She EU E vem 25Geradores de formas de ondas digitais .. ra 208Gerador dente de serra digital .... .. ... 254Gerador de forma de onda triangular .. ... 254Gerador de forma de onda qualquer . a. em—DSOExercícios PropostoS ....v.0ú1cvrecao. É é ssa 2598. Circuitos Multiplex e Memória .l.llllc.c10001020o PE . 261THCEOAUÇÃO :2cuaeeessaSs sue LS 101 USAS 261Geração de produtos canônicos ...l.0.c..02002000 261Circuito básico gerador de produtos canônicos. 261
Matriz de simples encadeamento .....lc1012..00.. 262Matriz de duplo encadeamento .. sã sem 253Matriz de diodos Vas 1L1CLCVSAADS E 188 LAVAR 263MUltiplex ..llllocorecacaaaraeveceo. eee. ... 267Projeto e funcionamento do multiplex ......... 268Outras maneiras de formar um bloco multiplex.. 272
Ampliação da capacidade de um sistema multiplex. 274
Endereçamento sequencial em um sistema multiplex. 277
Utilização do multiplex na construção de circuitos combinacionaisS ....ll.0cccaeaacecaaa.... 27BDemultiplex ......... SUE
RASNINNURASEE
SEDA .. 281Projeto e funcionamento de um demultápiox .... 283
-ã .
*
Sam
8.4.2 Outras maneiras de formação de um BTSES demulEIDIOK ca is CuualS E E » EV Eleone 3 e 2 e feacacesaos ala 2858.4.3 Amplificação da capacidade de um circuito
multiplex 5% 8 6 5 SS 2868.4.4 Demultiplex com endereçamento sequençial éisi: 2888.5 Multiplex e Demultiplex utilizados na transmissão de dados .......... 2898. Gerador de paridade “8.6 Memórias ....l114h..o8.6.1 Classificação das memórias ..8:6:2 Memórias RAM ..ivccavenaeaco.8.6.2.1 Memórias RAM de N localidades
8.6.2.2 Memórias RAM NXM ..cl..c.00.0o8.6.3 Memórias ROM ..iccicrecrraeraaaoB.:6:3:1 CirGUIto DÁASICO siscormasaasssoas8.6.3.2 Memórias ROM Nxm ..... PDAS e. . 3128.6.3.3 ROM como um circuito combinacional .. « SIS8.6.3.4 ROM utilizada num gerador de caracteres8.635 Ampliação da capacidade de uma ROM8.6.4 Memórias PROM
8.6.5 Memórias EPROM .
8.6.6 Memórias EAROM e EEPROM
B.7 Exercicios Propostos ...ll.000.0000
9. Famílias de Circuitos LÓgicoS ......-..... Aeceearacrea..2.. 321
9.1 Introdução siscicaciciddihas SSEENRESAMENTAS SERA 3219.1.1 Tempo de comutação e tempo de atraso de pro
PEGação ecos se: eee SS9.2 Lógica com Diodos ...Seas Portas E sascsórcsa:s
De Ee Pora. OU uses seas caesE| Transistor operando como Chave .....10010001020. 3279 3. Transistor operando como chave aberta . 3289 3Iee Transistor operando como chave fechada ; 3289.3.3 Transistor funcionando como inversor . . 3289.4 Família DTL coli. elccecveaceas 3299.4.1 Características principais da família DTL 3309.5 FaMILIA DODL cspsssaseertasississ losses:1 0 À Características da família9.6 Família RTE ..... É us ceseseneneeeto e e pues o9.6.1 Características principais da família RTL .Se ESMÍLIia RCTPL us1:500 meses aee. . 3349.7.1 Características de Família . 334
9.8 Família HTL ...1..11010. ELAS . 3349.8.1 Características principais da família HTL
Des FSMÍTIA PTL pese o cena e 4 060 60 se9.8. Especificaçoês da família TTL E
S:FI452 Coletor aberto .....9.9.3 Função ENABLE .. . aaa9.9.4 Saída Tri-state .... A - |9.9.5 Características principais da família TTL .... 340Sa546 Versões dos circutios TTL ..1c1lc0000100+0o . 340DL Família ECL ..lllccccecereceaeceo . . 3419.10.1 Características da família ECL .. . . 342
B.+11 FANIISS MOS cssuareeesrees se e e e queens “ . 3429.11.1 Características principais da família MOS . 343Ito Família CMOS ..ceccccscecsacaecacerereceeeocre . 3439.12.1 Características principais da família CMOS . 345
9.13 Circuitos Integrados Comerciais .............. 346
CAPÍTULO 1
SISTEMAS DE NUMERAÇÃO
1.1 Introdução
O homem, através dos tempos;' sentiu a necessidade da
utilização de sistemas numéricos.
Existem vários sistemas numéricos, dentre os quais se
destacam: o sistema decimal, o binário, o octal e o hexadecimal.
O sistema decimal é utilizado por nós no dia-a-dia e é,
sem dúvida, o mais importante dos sistemas numéricos. Trata-se
de um sistema que possui dez algarismos, com os quais podemos
formar qualquer número, através da lei de formação.
Os sistemas: binário, o octal e hexadecimal são muito
importantes na área de técnicas digitais e computação. No decor
rer do estudo, perceber-se-á a ligação existente entre circuitos
lógicos e estes sistemas de numeração.
1.2 O Sistema Binário de Numeração
O sistema binário de numeração é um sistema no qual
existem apenas dois algarismos:
- o algarismo O (zero), e,
- o algarismo 1 (um).
Para representarmos à quantidade zero, utilizamos o
algarismo (O), para representarmos a quantidade um utilizamos
o algarismo (1), E para representarmos a quantidade dois, se nósnão possuímos o algarismo (2) nesse sistema?
É simples. No sistema decimal, nós não possuímos o al
garismo dez e representamos à quantidade de uma dezena utilizan
do o algarismo 1 (um) seguido do algarismo O (zero). Neste caso,
o algarismo 1 (um) significa que temos um grupo de uma dezena
e o algarismo O (zero) nenhuma unidade, o que signifiça dez.
No sistema binário, agimos da mesma forma para represen
tarmos a quantidade dois, utilizamos o algarismo (1) seguido do
algarismo (0). O algarismo (1) significará que temos um grupo
de dois elementos e o (O) um grupo de nenhuma unidade, representando .assim o número dois.
Após esta explicação, podemos notar que a numeração embinário vai tornar-se:
DECIMAL BINÁRIO
o
1
10
11
100
101
VWEAUNIO
Tabela 1.1
15
1.2.1 Conversão do Sistema Binário para o Sistema Decimal
Tomemos um número decimal qualquer, por exemplo, o núme
ro 594, Este número significa:
5 * 100 + 9 x o + 4 e = 594centena dezena unidade
+ + +
S x 10? + 9 x 10] + 4 x 10º 594
Esquematicamente, temos:
100] 10/ 1
5 3 a — 5x 100+ 9x 10+ 4x1 = 594
É o10º? [109% j10 => 5x10º+9x10!+4x10º= 594
5|9/2Neste exemplo, podemos notar que o algarismo: menos siqnificativo (no caso o quatro) multiplica a unidade (1 ou 10º), osegundo algarismo (o nove) multiplica a dezena (10 ou 10!) e omais significativo (no caso o 5) multiplica a centena (100 ouTOS, A soma. desses resultados irá representar o número.Podemos notar que a base deste sistema é Oo número 10(dez). A base do sistema binário é o número 2 (dois).Tomemos, agora, um número binário qualquer, por exemplo, o número 101. Pela tabela 1.1 notamos que e-: e equivale aonúmero 5 no sistema decimal.Utilizando o conceito básico de formação de um número,podemos obter a mesma equivalência, convertendo assim o númeropara o sistema decimal:22|21 20à o 11x2º + 0x2]! +1x20t + $1x4 +Ox2 +l1xl1=5.“. o número 101 na base 2 é igual ao número 5 na base 10.Daqui por diante, colocaremos como indice do número abase do sistema em que estamos trabalhando, ou seja:20 109 significará o número vinte na base dez.(sistema decimal)110, significará o número seis na base dois.(sistema binário)Para o exemplo podemos escrever:5109 = 101216
Vamos, agora, fazer a conversão do número 1001, para osistema decimal. Assim sendo, temos:
1x238+0x22+ 0x2!]+1x2º=
1x8 +1x1 =9g9 .'". 10017= 91 !
1.2.1.1 Exercicios Resolvidos
1 - Converta o número 01110; em decimal.
Primeiramente, devemos lembrar que o zero à esquerda de
um número é um algarismo não significativo. Logo 011102 = 11107.
Esquematizando, temos:
1x2 +1x22+1x2!]+0x20=
B+4+2+0=14, ca 11107 = 1410
2 - Converta o número 10107 para o sistema decimal.
2381 22| 21| 20
x o 1 o
1x2? + 1x2] = 101, ce 10102 = 1010
3 - Idem para o número 1100110001
2º | 28 | 27 | 26 | 25 | 2º | 23| 22 | 221 | 2º
2/1 /0o/o|1 [1/0 /0ojo|a
2x2º+1x28 + 1x2 +1x2º+ 1x2 =
1x512+1x256+ 1x32+1x16+1x1= 81710
-*. 110011000127 = 817190
17
1.2.1.2 Tabela de Potência de Dois
2º 1
2º 2
2º 4
2? 8
2" 16
25 32
26 64
27 128
28 256
2º 512
210 1024
211 2048
212 4096
213 8192
214 16384
Tabela1.2
1.2.1.3 Exercícios Propostos
Converta os seguintes números binários em decimal:
1) 1001100 2 5) 10001,
2) 1111, 6) 10101102
3) 11111, 7) 011001100110101 2
4) 10000 7
1.2.2 Conversão do Sistema Decimal para o Sistema Binário
Como vimos, a necessidade da conversão: do sistema biná
rio para decimal é evidente, pois, se tivermos um número grande
no sistema binário fica difícil perceber a quantidade que este
representa. Transformando-se este número em decimal, o problema
desaparece.
Agora, veremos a transformação de um número decimal em
um número binário, ou seja, à conversão do sistema decimal para
o sistema binário.
Tomemos um número decimal qualquer, por exemplo, o nú
mero 47,
Dividindo o número 47 por 2, temos:
47 2
o7 23
1º resto +1
ou seja: 2 x 23 + 1 = 47
ou ainda: 23 x 2) + 1 x 20 = 47 ——m expressão À
18
Dividindo agora 23 por 2, temos:
23 =
2º resto +11 11
ou seja: 11 x 2+ 1=23 A expressão Bsubstituindo a expressão B em A, temos:
(2x 11+1)x2]+1x2º = a7T
11 x 22 +1x2!+1x20º =47 + expressão (C
Dividindo agora 11 por 2, temos:
SN
11 2
3º resto +) 5
ou seja: 5x 2+1=11 > expresão Dsubstituindo a expressão D em C, temos:
(2x 5+1)x22+1x2]+1x2º
5x239+1x22+1x2]+ 1x2
47
47 > expressão E
Nu
1"
Dividindo 5 por 2, temos:
5 2)
4º resto+l 2
ou seja: 2x 2+1=5 ir expressão FSubstituindo a expressão F em E, temos:
(2x2+1) x 23 + 1x 22+1x2"?+1x2º= 47
2x2" + 1x2º+1x2+l1x2!+l1x2º + expressão G
Dividindo, agora 2 por 2 temos:
2 2
5º resto+o 1
último quociente ex)
ou seja: 2x 1+0=2 ————— expressão H
substituindo a expressão H em G, temos:
(1x2+0) x 2º + 1 x 23 + 1x 22+ 1x 21+ 1x 20= 47
1x25+ 0x 2%+1x23+1x22+ 1x21+ 1x 20 =47
19
Utilizando esta expressão, podemos esquematizar:
4o 1011H1,= 4719
O processo visto, descreve completamente a conversão,
mas, logicamente, utilizamos um método mais simples.
Método prático: divisão sucessiva por 2.
Transformar o número 47 ,, em binário.
a7
10 resto e———
1
39 resto e———————— 1
29 resto ——* S
49 resto ã—————
59 resto E——————————— 0 1, o
Ultimo quociente
O último quociente será o algarismo mais significativo
e ficará colocado à esquerda. Os outros algarismos seguem-se na
ordem até o 1º resto. Teremos então, no caso:
1 o 1 1 4 1 '
último 5º 4º 3º 2º 2
quociente resto resto resto resto resto
a 101111, = 47%,
Como outro exemplo, vamos transformar o número 400 em
binário. Pelo método prático, temos:
400|219 restoe—O 20029 restoe———— o30 restae———— o 50409 resto e——————59 resto ————— 12 |260 resto ————— .. s709 resto>> O 380 resto==]ÚltimoquocienteAssim sendo, podemos escrever: 110010000, -= 4007160Agora, já temos elementos para converter um número decimal em binário e um número binário em decimal, ou seja, apósfazer uma conversão do sistema decimal para o sistema binário,ou vice-versa, podemos conferir se esta foi efetuada corretamentê: Para exemplificar, tomemos um número decimal qualquer,por exemplo 35, vamos então, convertê-lo em binário.20
menos
significativo
mais significativo
35,9 = 100011,
Vamos conferir: 1x 25+ 1x2]+1x20=32+2+1=35,1,0
1.2.2.1 Exercícios Resolvidos
1 - Converta: o número 21,, em binário.
Vamos utilizar o método prático:
21 (2; 1|2E sz
[ONSH
oo
mais significativo.
temos então: 21,,*= 10101,
menos
significativo
confere, pois: 1x2"%+1x22+ 1x 20=21
2 - Converta o número 552,7, em binário.
Método prático:
menos
significativo
mais significativo
temos, então: 1000101000, = 552,1,
confere, pois: 2º + 25+23=512+32+8= 552,1,
3 - Converta o número 715779 em binário.
21
menos
significativo
mais significativo
temos, então: 715,7, = 1011001011,
Conferindo, temos: 2º + 27 + 25 + 23 + 2] + 2º
512 + 128 + 64 + B + 2 + 1 yu 71510
1.2.2.2 Exercícios Propostos
1 - Converta os seguintes números decimais em binários:
1) 78
2) 102
3) 215
4) 404
5) 808
6) 5429
7) 16383
2 - Quantos algarismos binários necessitaríamos para re
presentar os números decimais abaixo?
1) 512
2) 12
1.2.3 Números Binários, Decimais Fracionário e suas Conversões
Até agora, tratamos de números inteiros. E se apareces
se um número binário fracionario?
Exemplo: 101,101,
Como procederíamos para saber a quantidade que ele re
presenta?
Para responder isso, vamos recordar, primeiramente, co
mo procedemos no sistema decimal.
Tomemos um número decimal fracionário qualquer, por
exemplo, o número 10,5.
É só lembrarmos o que ele significa:
22
101 10º|107!1 o 5da tabela temos: 1 x 10! + Ox 10º+5x10-!=10,5Para um número binário, agimos da mesma forma, no nossoexemplo, temos:22 21 2º 2a! 272 2-31 o x 1 o 1podemos escrever:1x22+0x2!]+1x20+1x27!]+ Ox 272+1x 278x= l1x4+0Ox2+lxl1l+l1x23+O0Ox>+>+lx= =1 é 12 4 84 + 1 + 0,5 + 0,125 = 5,62510-“. 101,10157 = 5,6257190Tomemos agora, um número binário qualquer, por exemplo,o número 1010,11012Vamos verificar o seu valor em decimal:23 | 22|/ 21 | 20 | 2-2 | 2-2] 2-3 | 21 [o | 1 | o|[ 27 j1 jo |1x23+1x2!]+1x27!]+1x27º2+1x27'=1x8+1x2+ixi+1xil+1xL1 =2 4 168 + 2+0O,5+ 0,25 + 0,0625 = 10,8125,,- . 1010,11012= 10,812571,1.2.3.1 Exercícios Resolvidos1 - Converta o número binário 111,001,; em decimal.22 22 20º 271 272 2731 o o 11x22+1x2]+1x20+ 0x27!]+ 0x 272+ 1x 27â=4 +2+1+0,125= 7,125,7, .º. 111,00), = 7,125,2 - Converta o número abaixo em decimal.100,11001,22 | 21 | 20 | 271 | 272 | 273 | 274 | 2751 Th Te ne Te T:1x22+1x27]+1x272+1x275=4 + 0,5 + 0,25 + 0,03125 = 4,78125,,«*. 100,110017 = 4,7781251, 23
3 - Transforme: para decimal os seguintes números binã
1) 1111,111,
2) 1000,00012
3) 1010,1010z
4) 11,112
5) 1011,112
6) 1100,0011012
1.2.3.2 Tabela de Potências Negativas de dois
0,5
0,25
D; 125
0,0625
0,03125
0,015625
0,0078125
0,00390625
É
À
'
OVNOUFoNH
INESESESESE
SS
SES)
1
Tabela 1.3
1.2.3.3 Conversão de um Número Decimal Fracionário em Binário
Podemos também converter um número decimal fracionário
em binário, para isso, vamos utilizar uma regra prática.
Como exemplo, vamos transformar o número 8,375 em biná
Fio,
Este número significa: 8 + 0,375 = 8,375
Transformamos primeiramente a parte inteira do número,
como já explicado anteriormente.
menos 8
significativo o
o
elmo
2
2|2o
mais significativo
temos, então: 8, ,, = 1000,
O passo seguinte é transformar a parte fracionária. Pa
ra tal, utilizamos a sequência:
0,375 ——» Parte fracionária não inteira
XxX 2 ——» Basedo sistema
primeiro al ——ol750
garismo após x 2
a vírgula. , 500
Segundo algarismo após a vírgula.
Quando atingirmos o número 1, e a parte do número após, = E Aa Aa virgula não for nula, separamos esta última e reiniciamos oprocesso:
24
x 2
terceiro alga +[1,000 ——m Aqui pararemos o processo, pois, a
rismo após à parte do número depois da vírgula
virgula ê nula.
Assim sendo, podemos escrever: 0,0117 = 0,3751909
Para completarmos a conversão, efetuamos a composição
da parte inteira com a fracionária, logo o número fica:
1000,0112 e. 8,3751909 = 1000,011,
Vamos agora, transformar um outro número decimal em P>binário, por exemplo, o número 4,810.
1º) Separamos a parte inteira do número.
4,8 = 4 + 0,8 onde 4 éÉ a parte inteira
e 0,8 ê a parte fracionária.
2º) Convertemos primeiramente a parte inteira.
4109 = 1002
3º) Iniciamos o processo de conversão de um número fracionário:
primeiro ————— Ds
algarismo
atingimos o número 1
Separamos a parte posterior à vírgula não nula e reiniciamos o processo:
0,6
:
x 2
segundo 2
algarismo atingimos o número 1
Novamente, reiniciamos o processo:
0.x 2
terceiro - algarismo ps
quarto algarismos [O8êPodemos reparar que o número 0,8 tornou a 2aParecer, HHgo se continyarmos o processo teremos à mesma sequência já vista até aqui. Este é o caso equivalente à uma dizima.Temos, então:0,81, = (0, 110011001100 alsrepetiçõessequência calculadalogo: 4,810 = (100,1100110011001100...)> 25
1.2.3.4 Exercícios Resolvidos
1 - Converta o número 3,380 em binário.
3,380 = 3 + 0,380
3109= 112 + conversão de um número inteiro
0;38 + parte fracionária
* 2
No caso, temos:
0,0110000102 = 1x 2 2 + 1x 273 + 1x 278=0,3789062510
Se aproximarmos o número decimal em duas casas, teremos
0,38, logo, para umaprecisão de duas casas decimais é suficiente que tenhamos seguido o método até aí. Podemos escrever, então:
0,38109 = 0,01100001>2 .“. 3,3819 = 11,01100001,2
Notamos que quanto mais casas considerarmos após a vir
gula, teremos uma maior precisão, ou seja, aplicamos o método
até atingirmos a precisão desejada.
2 - Converta o número 57,319 em binário.
57,3 = 57 + O,3
57109 = 1110012
26
torna a repetir
Temos, então: 0O0,310= (0,0100110011001...)2
- . 57,310 (111001,01001100110011 ...),
1.2.3.5 Exercícios Propostos
Transforme os seguintes números decimais em binários:
1) 0,125
2) 0,06251 OT
4) 0,92
5) 7,9
6) 47,47
7) 53,3876
8) 1,1111
1.3 O Sistema Octal de Numeração
O sistema octal de numeração é um sistema no qual exis
tem oito algarismos:
oO, 1, 2, 3, 4, 5, 6 é 7
Para representarmos a quantidade oito, agimos do mesmo
modo, visto anteriormente, para números binários e decimais. Colocamos o algarismo 1 seguido do algarismo O. Isto significará:
teremos um grupo de oito, adicionado a nenhuma unidade.
Veremos em capítulos posteriores, que se trata de umsistema que simplifica muito a numeração do mapa de memórias de
máquinas digitais com palavras de 6 bits.
Após esta pequena introdução, podemos mostrar a sequência da numeração octal:
27
Decimal Octal
o o
1 1
2 2
3 3
4 4
ss s
6 6
7 7
8 20
9 114
10 12
ds. 13
12 14
13 15
14 16
15 27
16 20
17 21
Tabela 1.4
1.3.1 Conversão do Sistema Octal para o Sistema Decimal
Para convertermos um número octal em decimal, utiliza
mos os conceitos básicos de formação de um número.
' Vamos, por exemplo, converter o número 144,,em decimal:
82 /81|g8º
1 4 4
1x8º+4x8l+ 4x 80=1x 64+4x8+ 4x1 =64 + 32 + 4 = 1007,
"o... 144 g = 1001,
1.3.1.1 Exercícios Resolvidos
1 - Converta o número 77, em decimal:
8!|8º7 77x8 +7x8=7x8+7x1=56+7=631,e. TIROS 631,2 - Converta o número 100; em decimal:82? 81l 80d o o1x82?2=1x64=64, .'. 100, = 64,Obs.: Pelos exercícios acima, podemos concluir que após o 77;vem o 1003.28
3 - Converta o número 476g em decimal:
g2/ 8 !|g8gº
4 7 6
4x8 +7x8 + 6x8 =4x64+7x8+6x1256 + 56 + 6 = 3181, .“. 476g = 31810 "
1.3.1.2 Exercícios Propostos
- Transforme o número l4g em decimal.
- Converta o número 678 em decimal
Idem para o número 1538
- Idem para o número 1544;
- Por que o número 15874g,não pode ser um número octal?
MRWNH '
1.3.2 Conversão do Sistema Octal para o Sistema Binário
Trata-se de uma conversão extremamente simples, poden
do utilizar a regra prática descrita abaixo. -
Tomemos um número octal qualquer, por exemplo o número
27 , A regra consiste em transformar cada algarismo, no corres
pondente binário:
2> lo à . e ,010 111 (zero à esquerda é algarismo não significativo)
.º. 278 = 10111,
1.3.2.1 Exercicios Resolvidos
Converta os seguintes números octais em binário:
1) 34
é
8
3 4 .“. 34g = 111002
011 100
2) 5368
Bo 3) JS) .“. 536g = 101011110,101 011 110
3) 44675;
A) 4 5 7 5100 100 110 111 1601
.”. 446758 = 1001001101211101,
1.3.2.2 Exercícios Propostos
Converta os seguintes números octais em binários:
1) 4778
2) 15235
3) 47648
4) 100008
5) 43218
p” 29
1.3.3.Conversão do Sistema Binário para o Sistema Octal
Tomemos um número binário qualquer, por exemplo, o núme
ro 11001072. Para transformarmos esse numero em octal, vamos se
pará-lo em grupos de três algarismos à partir da direita:
110 o10
Fazemos, agora, à conversão de cada grupo de algarismo
para sistema decimal. Podemos notar que o maior número que se
pode formar com três algarismos binários é o 7. Esta conversão
ira resultar diretamente no número no sistema octal:
110, (Ol .> o -“. 1210:0102= 628
No caso do último grupo se formar incompleto, adiciona
mos zeros à esquerda, até completá-lo com três algarismos.
Para exemplificar, vamos converter o número 10102 em oc.
tal: 010
Acrescentamos zeros à esquerda até completarmos o grupo
de três algarismos:
ool 010
A partir daí, utilizamos: o processo já visto:
O 2 so 10102 = 1286
2.3.3.1 Exercícios Resolvidos
Converta os seguintes números binários em octal:
1) 101112
Separamos o número em grupos de três algarismos a
partir da direita:
010 3 14.SE o º. 101117 = 278
2) 11010101
= 2 EO -. 110101012 = 3258
3) 1000110011?
001, ,0O0O0, (110, (011SS WS = = e. 10001100112 = 10638
1.3.3.2 Exercicios Propostos
Converta os seguintes números binários em octal:
1) 10112
2) 100111002
3) 1101011102
4) 10000000012
30
1.3.4 Conversão do Sistema Decimal para o Sistema Octal
Existem dois métodos para efetuarmos esta conversão. O
primeiro é análogo à conversão do sistema decimal para o binário, somente que nesse caso, utilizaremos a divisão por 8, pois
o sistema é octal.
Vamos converter o número 92,7 para o sistema octal:
2 |
fa] 1njs
E GO
19 resto
2º resto
último quociente
.“. 92719= 134
O outro método consiste na conversão do número decimal
em binário e logo após, na conversão do sistema binário em octal.
Aparentemente é mais trabalhoso, porém, poderemos notar, em apli
cações posteriores, que este método é de grande praticidade.
Vamos converter o número 926 em octal, utilizando o
segundo metodo:
.'. 9219= 1011100,
o oi d.E 2x = 7. 9210 = 1346
1.3.4.1 Exercicios Resolvidos
1 - Converta o número 74109 em octal.
1º método:
31
2º método:
7479 = 1001010, 001 oo1l 010 o.
1 1 2
2 - Converta o número 51219 em octal:
1º método: s1218
64|8
O ss
O)
512,79 = 1000 g
2º método: 512,9 = 2º . 512,79 = 1000000000,001, ,000, (000, ,OOO= = Ea TS co 51219 = 1000;g
3 - Converta o número 719,9 em ootal:
Vamos resolver, utilizando o segundo método:
mz
O 359)2
O 1112
eo71919 = 1011001111 > 2 e. O. E.SC. 719, = 1317;
1.3.4.2 Exercícios Propostos
Converta os seguintes números decimais em octal:
32
74 9= 1128
1) 10710
2) 1851,
3) 20481,
4) 409710
1.4 O Sistema Hexadecimal de Numeração
O sistema hexadecimal possui dezesseis algarismos, assim enumerados:
O, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E e F
Notamos que a letra A representa o algarismo A que por
Sua vez representa à quantidade dez. A letra B representa o al
garismo B que representa a quantidade de onze, e assim suçcede-seaté a letra F que representa a quantidade quinze.
Para representarmos a quant idade dezesseis, utilizamos
o conceito básico da formação de um número, ou seja, colocamos
o algarismo 1 (um) seguido do algarismo O (zero). Isso representará um grupo de dezesseis, adicionado a nenhuma unidade.
Após esta introdução, podemos escrever a sequência de
numeração hexadecimal:
DECIMAL HEXADECIMAL
o o
1 d
2 2
3 3
4 4
5 5
6 6
7 7
8 8
9 8
10 A
11 B
12 Cc
73 D
14 E
15 F
16 10
17 11
28 12
19 13
20 14
21 15
Tabela 1.5
Este sistema é muito utilizado em microprocessadores e
também no mapeamento de memórias de máquinas digitais com pala
vras de 4, 8 ou 16 bits.
33
1.4.1 Conversão do Sistema Hexadecimal para o Sistema Decimal
A regra de conversão é análoga a outros sistemas. Tome
mos por exemplo, o número hexadecimal 3F e vamos convertê-lo emdecimal:
161|160 3 x16! + Fx 160 = (FF, = 15,0)3 F 3x161 + 15x 16º = 3x16+ 15x= 63190 co 3RÇo= 63191.4.1.1 Exercícios ResolvidosConverta os seguintes números em hexadecimal para decimal: 1) 103 162162? 16! 16º 1x 168 + Cx16 + 3x16+ Cc 3 mas: Ciç= 125,então: 1 x168 + 12x16l]+ 3x 1601x 256 + 12x 16+ 3x1 = 45119oo 10375 451102) 238 16162|16) 16º 2x 162+3x16]+ 8x 16º =2 3 8 2x256+3x16+8x1=568,1,-*. 238,5; = 568173) 1FC9 1;163|16 2/1611|1601 F G 91x168+Fx162+Cx180 +9x16º =mas: Fig = l517109€e Cig = 1210então: l1x168+15x18 + 12x16'+9x16º=1 x 4096 + 15 x 256 + 12 x 16 + 9 x 12813710.*. 1FC9 ç= 81371901.4.1.2 Exercicios PropostosConverta para o sistema decimal os seguintes númeroshexadecimais:1) 479162) 4ABjG63) BDE1g4) FOCAIÇ5) 2D3Fig34
1.4.2 Conversão do Sistema Hexadecimal para o Sistema Binário
É análoga à conversão do sistema octal para o sistemabinário, somente que, neste caso, necessita-se de quatro algarismos binários para representar um algarismo hexadecimal.
Como exemplo, converteremos o número C13,j; parao sistema binário:
e 1 3
Ci16 = 1210
1100 0001 0011
e. C13 ,f, = 110000010011,
1.4.2.1 Exercícios ResolvidosConverta para o sistema binário.
1 - 1EDjg6
T E D E16= 21410
0001 1110 1101 P16= 2131
o 1EDIÇA 112101101,
2 - ABF1;
A B F— s— me .“. ABF ÇA 101010)11111,
1010 1011 1111
3 - 371
3 Z . =Ç 7. 37 765 = 00110111 ,
0011 o111
4 - 6CF91;&
6 c F 9tt o to ES0110 1100 1111 1001
a 6CF9 75 = 110110011111001 2
1.4.2.2 Exercícios Propostos
Converta para o sistema binário:
1) 8415
2) 7F16
3) 3BBC 65
4) 47FD]g
5) FICDIÇ
35
1.4.3 Conversão do Sistema Binário para o Sistema Hexadecimal
É análoga à conversão do sistema binário para o octal,
somente que neste caso, agrupamos de quatro em quatro algarismos
da direita para à esquerda.
Exemplo: 10011000,2
10011000Lo CJ: 10011000, = 981;8 8
1.4.3.1 Exercícios Resolvidos
Converta para o sistema hexadecimal os seguintes núme
ros binários:
1) 1100011 2
0110, 0011Pas .“. 1100011, = 63;6 3
2) 11000111100011100,
0001 1000 1111 0001 1100Cas mo eee OD SS1 8 E É É
«e 11000111100011100, = 18FlC];g
1.4.3.2 Exercícios Propostos
Converta para o sistema hexadecimal os seguintes núme
ros binários:
1) 10011,
2) 1110011100
3) 100110010011,
4) 1111101111
1.4.4 Conversão do Sistema Decimal para o Sistema Hexadecimal
Vamos ter, como no caso do sistema octal, dois métodos:
1º Método: Transformação de um número decimal qualquer para hexa
decimal, através da divisão sucessiva deste pela base
do sistema, no caso dezesseis.
Exemplo: 100010
1000 16
1º resto <——— 62|162º restoúltimo quociente36
no sistema hexadecimal: l4,9g=E .“. 1000) = 3E81g
2º Método: É aquele que se transforma primeiramente o número de
cimal em binário e logo a seguir em hexadecimal:
Exemplo: 10001,
0011, 1110, 1000EIRESTOa É 8 -º. 100009 = 3E81g
1.4.4.1 Exercícios Resolvidos
1 - Converta o número 134,0), para o sistema hexadecimal,
1º Método:
134 16 e. 134 = 862º resto ==— [6] [6] ” s
último
quociente
2º Método:
1000,,0110ECE “. 134,7, = 861;8 6
37
2 - Converta o número 384, para o sistema hexadecimal.
1º
Método:
sea.|36 -“. 384109 = 1801O 2/62º Método:0001 ,,1000,, 0000PE PESOo1 8 o3 - Converta o número 3882), em hexadecimal.3882|16242|16 .*. 3882,09 = F2Al1.4.4.2 Exercicios PropostosConverta os seguintes números decimais em hexadecimais:1) 486,2) 2000,3) 4096 1,4) 5555105) 35479101.5 Operações Aritméticas no Sistema BinárioTrata-se: de uma parte muito importante, pois, irá facàlitar a compreensão dos circuitos lógicos aritméticos, tais como: somadores e subtratores, que serão vistos mais adiante.38
1.5.1 Adição no Sistema Binário
Para efetuarmos a adição no sistema binário, devemos
agir como numa adição convencional no sistema decimal, lembrando
que, no sistema binário temos apenas dois algarismos.
Temos, então:
0o+Oo o
1+O x
o + “11+1=101+1+1=11
Convém observar que no sistema decimal 1 + 1 = 2 e no
sistema binário representamos o número 2,97 por 10,.
Assim sendo: 1 + 1= 10,7.
Já temos aí à primeira regra de transporte para a próxi
ma colura:
1+l1=0 e transporta 1 (vai um)
Para exemplificar, vamos somar os números binários:
11,+ 107, = pm 1E (ão + 21095 5109)x
vai um 10
10 EL—º. 11) + 1027 = 1012
Outro exemplo:
]
| V
= 1
é
110, + 111, i I1 À |
no 1 1 1"vai um(619 t7105 1310) 1x 1 1 1i11 1 091CORN A |1.5.1.1 Exercícios Resolvidos
1) 110017 + 101172
e vai um
39
2) 1011012 + 111000112 =
1 t 1 1 T 1
1 O 1 1 0 1
1.9 O G 1 12
O O O 1 O O 0 O
3) 11111 + 111111 =
1 1 T l & 1
1 1 1 1 1
*+ 2 1) 21 1 3%
O 1 4 4 2
1.5.1.2 Exercícios Propostos
1)
2)
3)
4)
5)
10007 + 10017 =
100012 + 111102 =
1012 + 10010Lb =
1102 + 10010112 =
101017 + 1001001,
1.5.2 Subtração no Sistema Binário
O método de resolução é análogo a uma subtração no sis
tema decimal. Temos, então:
o
1
1
o
o=0o
1= O
oO=)l1=1—e "empresta um"
Vamos exemplificar:
1) 7197 4192 310 em binário temos: 111, - 100, =
1 1 1º
- lil 0 Oo
O 1 1 ——> 01l1l, = 3
2) ão Int in
4o
em binário temos: 1000; - 1117 =
vamos resolver por partes:
1.5.2.1
1.5.2.2
-1 o o (O) |
1. uvh 0-1=1
O — empresta 1 e empresta |
- “ tado"' v í 7 0-1 Ee1/(11) dell iso 1 empresta ]
L——e empresta |
- Q o o pr emprestado"x Aula 1 S-1=1-1=0
Ne) o 7 empresta
1
L—————
-—
e enpresta ]
eco11 1 2 sb(o) o o 1 le "emprestado"
.“. 10002 - 11127 = DOOl>2
Exercícios Resolvidos
1) 10010 2- 10001, (18,9 - 179 7 119)
1 0 O 1 O
7100oa|EO-l1=1 e "empresta um"o oooo o 1—2) 11000,;- 1117 (2419 - 7197 = 171,)1 1 0 0 O- 1 -*. 11000,- 111, = 10001,1 0 O O 1Eis3) 10107- 10007, (101) - 81) = 210)10 1 O-100O3. 10107 - 10007 = 1070 01 0Exercícios Propostos1) 11002 - 10102 =2) 101012 - 11102 =3) 11110 2- 11112 =4) 10110012 - 11001, =5) 100000, - 11100) = 42
1.5.3 Multiplicação no Sistema Binário
Procede-se como —em uma multiplicação no sistema deci
mal. Assim sendo, temos:
rFrOO sx... rFOFHO
un
Ho
FPOOO
Para exemplificar, vamos efetuar:
1) 10007 x 1; = 1000
x 1
1000
2) 1000, x O, = 1000se0000
3) 110106 x 107; = 11010
x 10
00000
11010+
110100
.“. 110102x 102= 110100,
1.5.3.1 Exercícios Resolvidos
1) 1100, x 01h = 1100
x 11
1100
1100+
100100
.“. 11007 x 0112 = 100100
2) 11010, x 101, = 11010
x 101
11010
00000+
11010++
10000010
«“. 11010,x 101, = 10000010
3) 100101, x 1001 ,= 100101
x 1001
100101
000000
000000
100101 +
101001101
«*. 100101; x 1001 7= 101001101,
42
é 1.5.3.2 Exercícios Propostos
Nota:
1) 101012 x ll 2=
2) 110012 x 102=
3) 110110; x 111,
4) 111107 x 1000,
nu"
A divisão de números binários é a mais complexa das ope
rações aritméticas binárias, pois, abrange operações de
multiplicação e subtração. Não vamos abordá-la neste capítulo, pois não a utilizaremos no estudo dos circuitos
lógicos.
ES
CAPÍTULO 2
FUNÇÕES LÓGICAS - PORTAS LÓGICAS
2.1 Introdução
Em meados do século passado, G. Boole desenvolveu um
sistema matemático de análise lógica.
Esse sistema é conhecido como Álgebra de Boole.
No início da era Eletrônica, todos os problemas eram resolvidos por sistemas analógicos, também conhecidos por sistemaslineares.
Com o avanço da tecnologia, esses mesmos problemas come
çaram à ser solucionados através da eletrônica digital. Esse ra
mo da eletrônica emprega nas suas máquinas, tais como: computa
dores, processadores de dados, sistemas de controle e de « comuni
cação digital, apenas um pequeno grupo de circuitos lógicos bási
cos, que são conhecidos como portas OU, E, NÃO e Flip-flops.Através da utilização conveniente desses circuitos, po
demos "implementar" todas as expressões geradas pela álgebra de
Boole, que constituem uma poderosa ferramenta para os projetos
das máquinas referidas acima.
Neste capítulo, trataremos dos blocos OU, E e Não, dei
xando para um próximo capítulo o estudo do Flip-Flop.
2.2 Funções: E, OU, NÃO, NE e NOU
Nas funções lógicas, teremos apenas dois estados:
- o estado O (zero) e
- o estado 1 (um).
O estado zero (0) representará, por exemplo: portão fe
chado, aparelho desligado, ausência de tensão, chave aberta, não,
etc.; o estado um (1) representará, então: portão aberto, aparelho ligado, presença de tensão, chave fechada, sim, etc.
Note, então, que se representarmos por zero (0) uma situação, representaremos por um (1) a situação contrária.
Para qualquer bloco lógico faremos o estudo somente des
ses dois estados. Deve-se salientar aqui, que cada terminal ãe
um bloco lógico pode assumir somente duas situações distintas: O
ou 1.
2.2.1 Função E ou AND
A função E é aquela que executa a multiplicação de duas
ou mais variáveis. É também conhecida como função AND , nome derivado do inglês. Sua representação algébrica é: S = A . B, onde
se lê: S= A e B.Fara melhor compreensão, representarémos à função E através do seguinte circuito:
4a
OAAACHA CcHBToFigura 2.1Convenções: chave aberta * O chave fechada = 1
lâmpada apagada = O lampada acesa = 1
Situações possíveis:
1º Se tivermos a chave A aberta (O) e a chave B aberta(0), nesse circuito não circulará corrente, logo, à lâmpada permanecerá apagada (O).
2º Se tivermos a chave A aberta (O) e a chave B fechada
(1), logo a lâmpada permanecerá apagada (O). (A=O, B=1, A.B=O).
3º Se tivermso à chave A fechada (1) e a chave B aberta(0), alâmpada permanecerá apagada: (A=1, B=O, A.B=0O).
4º Se tivermos, agora, à chave A fechada (1) ea chave
B fechada (1) a lâmpada irá acender, pois circulará corrente:
(a=1, B=1, A.B=1).
Analisando as situações, concluímos que só teremos a 1âm
pada acesa quando as chaves A e B estiverem fechadas (1 e 1).
2.2.1.1 Tabela da Verdade de uma Função E ou AND
Chamamos Tabela da Verdade um mapa onde colocamos todas
as possíveis situações com seus respectivos resultados. Nesta tabela, iremos encontrar o modo como à função se comporta.
Tabela da verdade de uma função E ou AND:
B
rmeroolwr
HOH
O
roco|u
Tabela 2.1
2.2.1.2 Porta E ou AND
A porta E é um circuito que executa a função E. Represen
taremos uma porta E através do símbolo abaixo:
Tabela da verdade:
B Ss
A
s o o o
ge—— o x o
1 o o
.
É 1 1
Figura 2.2
Tabela 2.2
45
A porta E executa a tabela da verdade da função E, ou se
ja, teremos a saída no "estado um" se, e somente se as duas entradas forem iguais a um, e teremos a saída igual a zero nos de
mais casos.
Até agora, descrevemos a função E para duas variáveis deentrada. Podemos estender esse conceito para qualquer número deentradas.
Figura 2.3
Teremos neste caso, uma porta E de N entradas, e somente
uma saída. A saída permanecerá no "estado um" se, e somente se
as N entradas forem iguais a um (1), e permanecerá no "estado zero" nos demais casos.
Para exemplificar, vamos mostrar. uma porta E de quatro
entradas e sua tabela da verdade.
A ——Be——ce—
D m——
Figura 2.4
S = A.B.C.D
PREELSEPHHLOOOOOO0OOO|[w
PerHEHHEHOOOOEFHHEHHOOOO
||
FPHOOMNHOOFHOOFFPOO|O
FrOFOMLNOrFLORNOMROrFOr
O|OD
FOOOOCOOCOOOOOOOoO
e|
Tabela 2.3
Notamos que a tabela da verdade anterior mostra as dezes
seis possíveis combinaçoes das variáveis de entrada e seus respectivos resultados na saída.
O número de situaçoês possíveis é igual a 2N, onde Né o
número de variáveis. No exemplo: N = 4 .'. 2" = l6, quesão asdezesseis combinações possíveis para 4 variáveis de entrada.
2.2.2 Função OU ou OR
A função OU é aquela que assume valor um (1) quando uma
ou mais variáveis da entrada forem iguais a um (1) e assume va
lor zero (0) se, e somente se todas as variáveis de entrada fo
rem iguais a zero (O).
46
É representada algebricamente da seguinte forma:
S=A+B (1ê-se S = A ou B)
Para entendermos melhor a função OU, vamos representá-la
pelo circuito abaixo:
O
CHA
L OE
1 cHB
Figura 2.5
Usaremos as mesmas convenções usadas pelo circuito representativo da função E.
Situações possíveis:
1º Se tivermos a chave A aberta (0) e à chave B aberta
(o), no circuito não circulará corrente, : logo, a lâmpada permanecerá apagada (O); (A=O, B=O, A+B=0O).
2º Se tivermos a chave A aberta (O) e a chave B fechada
(1), circulará uma corrente pela chave B e à lâmpada acenderá
(1): (A=O, B=1, A+B=1).
3º Se tivermos a chave A fechada (1) e a chave B aberta
(0), circulará uma corrente pela chave A e a lâmpada acenderá
(1): (A=1, B=O, A+B=1).
4º Se tivermos a chave A fechada (1) e a chave B fechada(1), circulará corrente pelas duas chaves e a lâmpada acenderá
(1): (A=1, B=1, A+B=1). A soma A+B=1, a princípio estranha, é
verdadeira, pois, como veremos mais à frente, trata-se de uma so
ma booleana: no sistema binário 1 + 1 = 10, mas, na álgebra de
Boole 1 + 1 = 1.
Notamos pelas situações, que teremos a lâmpada ligada,
quando chA ou chB ou ambas as chaves estiverem ligadas.
2.2.2.1 Tabela da Verdade da Função OU
rFHOO|y FOFO|W preSO|n
Tabela 2-4
Nesta tabela da verdade, teremos todas as situações possíveis com os respectivos valores que à função OU assume,
2.2.2.2 Porta OU ou OR
É a porta que executa a função OU . Representaremos a
porta OU através do simbolo:
47
Figura 2.6
Tabela da verdade da função OU:
rFHrOO|Y rOroiw erroju
Tabela 2.5
A porta OU executa a tabela da verdade da função OU, ou
seja, teremos a saída no estado um, quando uma ou mais variáveis
de entrada forem iguais a um (1), e teremos a saída no estado ze
ro (0) se, e somente se todas as variáveis de entrada forem É
quais à zero.
Podemos estender o conceito, para portas OU com mais de
duas variáveis:
our
Figura 2.7
Exemplo de porta OU de 3 variáveis de entrada:
A B Cc Ss
o o o o A
o o 1 1 B ã
o 1 o z c
o 1 1 dá
d o o 1
1 o 1 1 -1 2 o E Função representativa: S= AH+BHC
É & 1 > Figura 2.8
Tabela 2.6
As 3 variáveis de entrada possibilitam 2? = 8 combina
ções possíveis.
A função OU, também é conhecida como função OR, que é oO
nome derivado do inglês.
2.2.3 Função NÃO ou NOT
A função NÃO ou função complemento é aquela que inverte
o estado da variável, ou seja, se a variável estiver em zero
(0) vai para um (1), e se a variável estiver em um (1) vai para
zero (0).
48
É representada da seguinte forma:
S=AÃ ou S=A' onde se lê: (A barra) ou (NÃO A)
Essa barra ou apóstrofo sobre a letra que representa avariável significa que esta sofre uma inversão. Também, podemosdizer que À significa a negação de A.
Para entendermos melhor a função NÃO vamos representá-la
pelo circuito a seguir:
cn
Usaremos as mesmas convenções dos circuitos anteriores:
Figura 2.9
Situações Possíveis:
1º Quando à chave A estiver aberta (O), passará corrente
pela lâmpada e esta acenderá (1): A=O, A=1.
2º Quando a chave A estiver fechada (1), curto-circuita
remos a lâmpada e esta se apagará (O): A=1, A=0O.
2.2.3.1 Tabela da Verdade da Função NÃO
A x |
o &
1 o
Tabela 2.7
2.2.3.2 Inversor
O inversor é o bloco 1ógico que executa à função NÃO.
Sua representação será:
arDo—————&
O após um outro bloco lógico
UV ——O ssantes de um outro bloco lógico
Figura 2.10
“Tabela da verdade:
A A
fo) 1
1 o
Tabela 2.8
49
No caso do inversor, só poderemos tersaída.
A função NÃO ou complementar também é
ção NOT, termo derivado do inglês.
2.2.4 Função NÃO E, NE ou NAND
Como o próprio nome "NÃO E" diz: essa
sição da função E com à função NÃO, ou seja,
E invertida. É representada algebricamente da
S = (A.B), onde este traço indica que
do produto A.B
2.2.4.1 Tabela da Verdade da Função NE
A B Ss
o o 1
o 1 1
à o 1
1 1 o
L—s-= (AE)
Tabela 2.9
uma entrada e uma
conhecida como fun
função é uma compo
teremos a função
seguinte forma:
temos a inversão
Pela tabela da verdade, podemos notar que esta função,
realmente, é o inverso da função E.
2.2.4.2 Porta NE ou NAND
A porta NE é o bloco lógico que executa a função NE.
Sua representação sera:
Figura 2.11
Esse bloco segue a tabela da verdade da função NE a se
gquir:
PrHOO|y»
rOFPO|
WU
oOrFrper|in
Tabeia 2.10
Podemos notar pela tabela da verdade que formamos uma
porta NE a partir de uma porta E e um bloco inversor ligado a
sua saída.
50
Figura 2.12
A porta NE, como os outros blocos lógicos, pode ter duas
ou mais entradas. O termo NAND é: derivado do inglês.
2.2.5 Função NÃO OU, NOU ou NOR
Analogamente à função NE, a função NOU é a composição da
função NÃO com a função OU, ou seja, à função NOU será o inver
so da função OU.
É representada da seguinte forma:
S=(KXTE), onde este traço indica a inversão da somabooleana (A + B).
2.2.5.1 Tabela da Verdade da Função NOU ou NOR
rrLOO|y PFPOFSHO|Y coooriua
Tabela 2.11
Podemos notar pela tabela da verdade acima, que a função
NOU, realmente, é a função OU invertida.
2.2.5.2 Porta NOU ou NOR
A porta NOU é o bloco lógico que executa a função NOR.
Sua representação será:
Figura 2.13
Tabela da verdade para uma porta NOU de 2 entradas:
A BB s |
o o 1
o 1 o
1 Oo o
1 à o
Tabela 2.12
Podemos notar pela tabela da verdade, que formamos uma
porta NOU a partir de uma porta OU e um bloco inversor ligado
à sua saída.
51
Figura 2.14
A porta NOU como a porta OU podem ter duas ou mais entra
das. O termo NOR é derivado do inglês.
2.2.6 Quadros Resumo
BLOCOS LÓGICOS BÁSICOS
Porta Símbolo Usual Tabela da
Verdade
Função Lógica
B
AND [ÉY rHorOo rOOoOoOo|
un Função E: assume valor 1 quando todas
as variáveis forem
iguais a 1 e assume
valor zero nos ou
tros casos possíveis.
OU
OR
rFrEOO|w
rPOrHO|
HO
reFPO|
hn Função OU:assume va
lor zero quando to
das variáveis forem
iguais a zero e as
sume valor1 nos ou
tros casos.
NÃO =
NOT
INVERSOR | rO Função NÃO: invertea variável aplicadaa sua entrada.Tabeia 2.13 BLOCOS LÓGICOS DERIVADOSPorta Símbolo Usual Tabela da Função LógicaVerdade
a
A EB Ss Função NE: inverso
NE = s o o 1 da função E.) o 1 4NAND 1 O 1
fi 1 o
Nou A
A EB s Função NOU: inverso2)
>!
o o 1 da função OU.
o 1 oNOR 2 o o
+ 1 o
Tabela 2.14
52
2.3 Interligação entre Expressoes, Circuitos e Tabelas da Verdade
Todo circuito lógico executa uma expressão booleana, e,
por mais complexo que seja, é formado pela interligação das portas lógicas básicas. Por exemplo:
A porta E executa à expressão S = A.B, esquematicamente,
temos:
S=AB
Figura 2.15
2.3.1 Expressões Booleanas geradas por Circuitos Lógicos
Podemos escrever a expressão booleana que é executada
por qualquer circuito lógico. Vejamos, por exemplo, qual a ex
pressão que o circuito abaixo executa:
A———
B e
Cc
Figura 2.16
Vamos dividir o circuito em duas parte:
Figura 2.17
Na saída S., teremos o produto A.B, pois, este bloco é
uma porta E, então, a expressão de S, será: S;, = A.B. Esta saí
da S, será injetada em uma das entradas da porta OU pertencente
à segunda parte do circuito. Na outra entrada da porta OU, está
a variável C, e a expressão da segunda parte do circuito será:
s=s ,+c
Para sabermos a expressão final, basta agora, substituir
mos à expressão de S; na expressão acima, ficando, então, com:
S = (A.B) + C
que é a expressão que o circuito executa.
Uma outra maneira mais simples para resolvermos o proble
ma, é a de colocarmos nas saídas dos diversos blocos básicos do
circuito, as expressões por esses executadas, da seguinte maneira
53
AA 1A.B)
B e—A
.. S=(A.BrC
Figura 2.18
2.3.1.1 Exercícios Resolvidos
1 - Escreva a expressão booleana executada pelo carecas
to a seguir:
B :
Figura 2.19
Vamos, agora, escrever às expressões de saída de cada
bloco básico do circuito.
[à (A+B)
8
LC
(ABI IC+D)
:
c ÍC+D)
Figura 2.20
.“. a expressão será: S=(A+B) ,.(C+D)
2 - Determine a expressão booleana caracteristica do circuito abaixo:
À ——————B——HA
Figurà 2.21
54
Seguindo o processo do exercício anterior,
A —— (A.B)
Be———
= (4.6)+CC.D)€ —NN
Cc [> Ss
(C.D)
pe———
Figura 2.22
.. S=(A,.B)+CT+(C,D)
3 - Idem para o circuito:
'
7
| ser representado
1) forma.
1
Figura 2.23
Podemos escrever então:
A (A.B)E
(B.C)
ce
(8+D)
D
Figura 2.24
teremos:
,
/ ' Devemos lembrar que o sím
o ;
bolo de um inversor antes
ás de uma porta pode também
desta
55
4 - Qual à expressão executada pelo circuito abaixo?
TED
Figura 2.25
Resolução: oÀ e— (AB)
[(X-8)(A 8):-0)'
(Am): (aB1-d). Co)
(c+oD) [D—:
p
Figura 2.26 '
É skE B) + (A . B) + T (C+D)
obs.: O apóstrofo, bem como à barra, também podem ser usados para representar a função NÃO.
2.3.2 Circuitos Obtidos de Expressões Booleanas
Vimos até agora, que podemos obter uma expressão boolea
na que um circuito lógico executa.
Podemos também desenhar um circuito lógico que execute
uma expressão booleana qualquer, ou seja, podemos desenhar umcircuito à partir de sua expressão característica. Por exemplo,
um circuito que execute a expressão: S = A + B.
Este circuito será uma porta OU:
5 onde: S = A + B
Figura 2.27
Podemos também obter circuitos de expressões mais comple
xas, por exemplo:S=(A+B).C.(B+D)
Faremos como na aritmética elementar, iniciaremos pelos
parênteses, fazemos primeiramente as somas e após, as multip1li
cações.
56
Dentro do primeiro parêntese, temos a soma booleana A+B,
logo o circuito que executa esse parêntese será uma porta OU.
Dentro do segundo parêntese, temos a soma booleana B+D,
logo, o circuito será uma porta OU, teremos até aí:
S=(A+E).C.(B+D)
(A+B)
(B+D) SO o|Figura 2.28Agora, temos uma multiplicação booleana dos dois parênteses, juntamente com a variável C, e o circuito que executa esta multiplicação será uma porta E. Teremos, então:oCc ————> SsoFigura 2.29O circuito completo será:
A
Be
: D ;IE—Conferindo, veremos que realmente es:e circuito executaáa expressão booleana: S = (A+B) . C . (B+D).Figura 2.302.3.2.1 Exercícios Resolvidos
1 - Desenhe O circuito que executa a seguinte expressão
booleana: S = A.B.C + (A+B) . C.
Primeiramente, vamos dividir a expressão em partes:
S =, A.B.C, + (A+ B) . C
o O
O)
57
Começaremos pelo parêntese que é a expressão de uma poro DoBLogo a seguir, faremos o produto A.B.CÀ e—————Bien oCc ———õ—H
Figura 2.32
ta OU:
Figura 2.31
O próximo passo será o produto entre a variável C e a
soma (D .
B ?
Figura 2.33
E por fim a soma (À +(O)
o s
o
O circuito final será:
o
Cc
Figura 2.34
ou> NoL/
D=-
Devemos lembrar que as entradas que representam a "mesmavariável estão ligadas entre si. Utilizamos o desenho acima, sem
as interligações, para melhor interpretação do circuito.
hoFigura 2.35
2 - Desenhe o circuito lógico cuja expressão caracterís
tica é:
S= (ATE+T DT)
586
Fazendo diretamente, temos:
= 1S = (A.B + TD) O A.B —>porta NE
(3 C.D—>porta NEDO,
& O O+O'— porta NOU
Circuito: À ——"" O
B e———H
E m———
Figura 2.36
3 - Idem para a expressão:
s-[Wrae ED].5o sf + EM).
Figura 2.37
4 - Idem para à expressão:
s-[EB, + ED] .e+ faDO, +uc.Dn)] x
o o o o),ecdd>ec9>C o )
59
Figura 2.38
2.3.3 Tabelas da Verdade que Representam Expressoes ou Circuitos
Uma maneira de se fazer o estudo de uma função booleana
é a utilização da tabela da verdade, que, como vimos, anterior
mente, é um mapa onde se colocam todas as situações.—possíveis,de uma dada expressão, juntamente com o valor por esta assumida.Como já visto, existe uma ligação íntima entre o circuito lógico e sua expressão característica, ou seja, podemos obtercircuitos a partir de expressões características, e podemos também obter as expressões características dos circuitos, portanto,uma tabela da verdade irá representar o comportamento tanto docircuito como de sua expressão característica.2.3.3.1 Tabela da Verdade Obtida de uma ExpressãoPara extrairmos a tabela da verdade de uma expressão, seqguimos a seguinte regra:1º) Montamos o quadro de possibilidades.2º) Montamos colunas para os vários membros da expressão.
3º) Preenchemos essas colunas com seus resultados.
4º) Montamos uma coluna para o resultado final.5º) Preenchemos essa coluna com os resultados finais.
LPara esclarecer este processo, tomemos, por exemplo, a
expressão:
S=A,.,B.C + A.D + A.B.DCCLU o—1º membro 2º membro 3º membro
Temos na expressão acima 4 variáveis: A; B; Ce D, logo,
teremos 2" possibilidades de combinações.
O quadro de possibilidades ficará:
60
1º membro 2º membro 3º membro Resultado
A.B.C A.D A.B.D final SE À
FOPO
FO
rFOOOOO0OOOOO
HO
LOOOOOOOOO0OO0OOOO
pPeEPOSONOOOOOOOOO
PrPrHPprrErEHSOO0OO0OO0OO0OO0O0OPFPRPpLEFOOOOFEHFHOOOO
PPrOOHHOOHFHOOFPHEOO
|N
HOFNOFOHOrFOHLOrIOH[WO|5 HIWOOOCOOOOOOOOOOTabela 2.15Na coluna do 1º membro, colocaremos o resultado da multiplicação A.B.C (1º membro).Na coluna do 2º membro, colocaremos o resultado da multiplicação A.D (2º membro).Na coluna do 3º membro, colocaremos o resultado da multiplicação A.B.D (3º membro).Na coluna de resultados, colocáremos a soma dos 3 termos, que é o resultado final da expressão.No caso de termos na expressão, à inversão de uma variável ou de um membro, agimos como no exemplo abaixo:S=A+B+A.B.T1º membro|2º membro|Auxiliar|3º membro|ResultadoA B C A B T ABT final So 0 oO 1 o 1 o ao o 41 q o o o 1o 1 0 d 1 1 o 18 Lt E 1 o o d1 0 O o o x o [o1 O 1 o o o o o1 1 O o fo 1 À 1E LL o 1 o o 1Tabela 2.16Na coluna do 1º membro, colocamos o inverso da variávelA, ou seja, A. Na coluna do 2º membro, repetimos a variável EB.Para formarmos a coluna do 3º membro, necessitamos deuma coluna auxiliar com o inverso da variável C, ou seja, C. Feita esta coluna, podemos escrever então a coluna do 3º membro queé o produto A.B.C.Na coluna S, que é à coluna do resultado final, devemos61
escrever a soma do 1º, do 2º e do 3º membros, ou seja, À+B + AKC.
Não devemos somar os valores das colunas auxiliares, no caso C,
pois esta serve apenas para auxiliar a realização do produto do
3º membro, ou seja, ABC.
2.3.3.2Expressão e Tabela da Verdade Obtidas a Partir de um
Circuito
Podemos também estudar o comportamento de um circuito àatravés de uma tabela da verdade. Para isto, dado um circuito,extraímos deste sua expressão característica e montamos a tabela
da verdade da expressão relativa ao circuito,
Para exemplificar, vamos levantar a tabela da verdade
do circuito abaixo:
(a+B)
A 2”
8
B e———
ec e—— ——(8:C)
Figura 2.39
D— S-(A+B).(6E.C)
Extraímos do circuito à expressão:
S= (A+B) . (BTT)RE CS1º membro 2º membro
Seguindo o processo, montamos a tabela da verdade.
1º membro|Auxiliar 2º membro ResultadoA BC A+B | B.C É. E Sso 0 oO o o 21 [)o Oo 1 o o 1 oo 1 O 1 o 1 1o li + 1 o o1 0 O à o d de1 0 1| 1 o 2 112 1 0, 1 o + 41 4 4d ” 1 o oTabela 2.172.3.4 Exercicios Resolvidos1 - Monte a tabela da verdade da expressão abaixo:S = A.B.C,+ A.B.C,+ K.B.C,+, A.B.TCORSA MEIO CORSOAAOS)1º temo—2º termo—3º temo 4º termo62
Variáveis|Auxiliares 1º Termo|2º Termo 3º Termo 4º TermoA B C A EB CC A.B.C A.B.C A.B.C A.B.T Ss0 0 O 1 1 1 o o o 4 soO O 1 3 4 8 o o 1 (o) 1oO 1 O 1 0 14 o o o o oo 1 1 1 0 O () o o [o] o1:40 O 8 à o o o o o1 É dd o 1 0 o 1 o o 11 1 O oO O 1 [o o o o o1 12 0 O O 1 o o o 1Tabela 2.18Na coluna do 1º termo, colocamos os resultados do produto A.B.C, na coluna do 2º termo, os do produto A.B.C, na colunado 3º membro, os do produto A.B.C, na coluna do 4º termo, os doproduto A.B.C e na última coluna, a do resultado final, colocamos o resultado da soma dos 4 termos.2 - Mostre que:2.1 - (X . B) 27 (A É)2.2 - (Aã + É) £ (A + E)2.3 - (& . E) = (A TB)2.4 - (À + B) = (K- É)Podemos provar às sentenças acima através das suas tabelas da verdade:2.1 - (A .B) Z (A. EB)A B| A.B]| A.Bo o à 1o 1 o 11 O o 14 E o oTabela 2.19Como podemos notar pela tabela da verdade, os dois termos assumem valores diferentes para cada possibilidade, logo asexpressões A.B e (A,.B) são diferentes.2.2 - (A + B) £ (A + B)A B| A+B|(AB)o Oo 1 1o. 1 o .*. analogamente (A+B) £ (A+B)1 0 2 o1 1 o oTabela 2.20 63
A B A.B ATÉ
oo d de
o 4d o o
1 O o o
É .d o o
Tabela 2.21
Desta vez, temos as duas colunas iguais, ou seja, para
cada possibilidade os termos assumem os mesmos valores, logo, foi
mostrada a igualdade (A.B) = (A+B).
A B| A+B| AB
0 Oo 1 1o T 11 O 1 1
4 dd o o
Tabela 2.22
Analogamente, podemos escrever: (A+B) = (A.B)
3 - Monte à tabela da verdade da expressão abaixo:
s=[(a4+8.' [» .(e+B)]'(A+B)|(A+B).C|TAB) -.C|C+B|(C+B).D (C+B) .DpPLELLLELELIEWOOCOOOOOO|w PRIEPHOOOOrHELN[LVOOCOO|D HHEOORPOOHHOOrRHOO|N HOPOFOFVOHOLOFO=O|"D w[m[EpqNE[EBHPEwELHNELYELHHOOOO HFHOOFHOOFHLOOOOOO OOrHOOFHFOOFPEEPED PrE[EE[FOOLILEEELHOO FOFOFOOCOHOrFOFOOO OFPOPLOHFHHEHOFSONLNOrFHH oOoprrqpHOEH|ENSNOERHEDPHEÂEHEIS!Tabela 2.2364
4 - Analise o comportamento do circuito abaixo:
tzD-——p—
Figura 2.40
Para estudarmos o comportamento de um circuito, utiliza
remos a tabela da verdade. Necessitamos, então, obter a expres
são a qual o circuito acima executa:
(AC+D+B)
(RC+D+B) +C. ACD
DPCcD e—— De
Figura 2.41
o S=(AT+D+B)' +C. (A.C.D)'
"” TEEE———ACH+B+D| (AC+B+D)
PrPHHEILILOOOOOOOO|w
PrPRrEEP[LOOOOrLENSNHOOOO
|!
HIPOOEFHrFHOOFPOOrHHOO
|N
POPOFOPOFOPOrFOrO|D
COOrFHFPOOHFHFEPELRE
ND
LH
=
PH
EBHOrRPEELpLprLp
pp
É
ÁÁO
COOOoOHOOOOOOOOOO
Ore
rHORIEpRLPHEEpLEEÂHO
d nO
OrFrOOOPOoOoFrHoOoOrEroo
í
OMOOCOrHOOHFEOOrFroOo|n
Í 65
2.4 Equivalência entre Blocos Lógicos
Antes de encerrarmos este capítulo, devemos mencionar que
podemos obter qualquer bloco lógico básico, utilizando um outro
bloco qualquer e inversores, e mais, podemos também obter inver
sores a partir de portas NE e NOU.
2.4.1 Obtenção de Inversores
Podemos obter inversores de duas maneiras:
1 - A partir de portas NE
2 - A partir de portas NOU
2.4.1.1 Inversor a partir de uma Porta NE
Vamos analisar a tabela da verdade de uma porta NE:
(1)
rE[SOO|y»
FO
PO|IW
Oomrwm|[|m|—
(2)
Tabela 2.25
Podemos notar que no caso À = O e B = O, a saída assume
valor 1 (um), e, no caso A = 1 e B= 1, a saída assume valor ze
ro (0). Logo, se interligarmos os terminais de entrada de uma
porta NE teremos sempre a condição A = B, ou seja, se A for igual
a zero, B também será igual a zero e se A for igual a 1 (um), B
também será igual a 1 (um). Teremos, então:
Figura 2.42
Se aplicarmos 1 à entrada X (X = A = B), pela tabela da
verdade acima, notamos que a saída será zero, e se aplicarmos ze
ro à entrada X, notamos que a saída será igual a 1.
Podemos montar, então, a seguinte tabela da verdade.
XxX Ss
o 1 (1)
1 o (2)
Tabela 2.26 - Tabela da verdade de um circuito inversor.
Logo, se curto-circuitarmos os terminais de entrada de
uma porta NE, ela se torna um bloco inversor.
2.4.1.2 Inversor a partir de uma Porta NOU
Analogamente ao caso anterior, vamos analisar a tabela
66
da verdade de uma porta NOU.
A B Ss
0 o 1 (1)
o 1 o
1 O o
1 1 o (2)
Tabela 2.27
Se interligarmos A e B, cairemos no caso anterior e a
porta NOU se transformará num bloco inversor.AD —
Figura 2.43
x Ss
o vá (1)
1 o (2)
Tabela 2.28 - Tabela da verdade de um circuito inversor.
2.4.2 Outras Equivalências entre Blocos Lógicos
2.4.2.1 Porta NE a partir de portas E e inversores
A—— :B—H ) D
Figura 2.44
Como já visto anteriormente, basta colocarmos um inver
Sor na saida de uma porta E, que teremos uma porta NE.
2.4.2.2 Porta NOU a partir de porta E e inversores
aº* DD» A
z sADo—ADFigura 2.45podemos provar através da tabela da verdade:B A.B|ArHHOO|w rHorOo oorrl»| Oror|ju| O05 ooor|+Tabela 2.29 - Tabela da verdade de uma porta NOU. 67
ID=D—:Figura 2.462.4.2.3 Porta OU à partir de portas E e inversores
.Obtemos essa equivalência, colocando um inversor na saída da porta NOU obtida anteriormente:
A Ass> Ss8 B
Figura 2.47
2.4.2.4 Porta NOU a partir da porta OU e inversores
A
Ss
B
Figura 2.48
Como já visto, basta colocarmos um inversor à saída de
uma porta OU e teremos uma porta NOU.
2.4.2.5 Porta NE a partir de porta OU e inversores
Figura 2.49
Podemos provar que o circuito acima é uma porta NE através da tabela da verdade:
A B|A|E|AHB| AB
o O|1| [1 1 1
o 1/1|o 1 11 0 /0|1 E 11 1/0 o o oTabela 2.30 - Tabela da verdade de uma porta NE.A À ———“D—: e [D——:8 e————Figura 2.5068
2.4.2.6 Porta E à partir de porta OU e inversores
Para obtermos essa equivalência, necessitamos colocar um
inversor no circuito obtido:
B BB ————
Figura 2.51
2.4.2.7 Quadro Resumo
BLOCO LÓGICO BLOCO EQUIVALENTE
A TA Ss AB—A B
À ——ABA
Tabela 2.31
2.5 Exercícios Propostos
1 - Desenhe o circuito que gera a expressão abaixo:
S=(A+B+C).CGC+BC+AC
2 - Idem ao anterior para a expressão:
S = A.B.U.D + A.C.D + B.U.D + À.D
3 - Escreva a expressão característica do circuito abai
xo, e sua respectiva tabela da verdade.
AA
Be——H
Figura 2.52
69
4 - Idem ao anterior para o circuito abaixo:
Figura 2.53
Figura
tas NE.
5 - Idem aos anteriores para o circuito abaixo:
A —W
E s
c
[3
A>co2.54
6 - Desenhe o circuito do exercício 4 somente com por
7 - Desenhe o circuito do exercício 5 somente com pOr.
tas NOU.
70
CAPÍTULO 3
CIRCUITOS COMBINACIONAIS - 12 PARTE
3.1 Introdução
Um dos capítulos importantes da Eletrônica Digital é o
que trata dos circuitos combinacionais. É através do estudo des
tes que poderemos compreender o funcionamento de circuitos, tais
como: somadores, somadores completos, subtratores, circuitos que
executam prioridades, codificadores, decodificadores e outros circuitos muito utilizados na construção de computadores e em vá
rios outros sistemas digitais.
O circuito combinacional é aquele em que à saída dependeúnica e exclusivamente das várias combinações entre as variáveis
de entrada.
Podemos utilizar um circuito lógico combinacional parasolucionar problemas em que necessitamos de uma respota, quando
acontecerem determinadas situações, situações estas, representa
das pelas variáveis de entrada. Para construirmos estes Circul
tos, necessitamos de sua expressão caracteristica, como vimos nocapítulo anterior.
Precisamos, então, obter uma expressão que represente uma
dada situação. Para extrairmos uma expressão de uma situação,O
caminho mais fácil será o de obtermos a tabela da verdade desta
situação e, em seguida, levantarmos a expressão. Esquematicamen
te, temos:
TABELA
SITUAÇÃO| DA PRESSÃ CIRCUITO
IVERDADE
Figura 3.1
3.2 Expressoes e Circuitos a partir de Tabelas da Verdade
No capítulo 2, tratamos de expressoês a partir de circui
tos, circuitos a partir de expressões e tabelas da verdade a partir de circuitos ou expressões.
Veremos, agora, como podemos obter expressões e cárceui
tos a partir de tabelas da verdade. Este é o caso mais comum naprática, pois, geralmente, necessitamos representar situaçoês àtravés de circuitos lógicos. É com esta finalidade que utiliza
mos as tabelas da verdade, pois elas mostram todas as situações
possíveis e suas respostas.
3.2.1 Circuitos com 2 Variáveis
Para entendermos este processo, vamos utilizar o exem
plo:
71
[
|
!
! SEMÁFORO 28
TE
maRRSTE- | |SEM -BU Aa o ee eee —PREFERENCIAL
| |05 SBIREGAGI8'
|
|
+
—
SEMAFORO 2
=
ará
Ssiz
[A $
Figuras 3.2
O desenho representa o cruzamento das ruas A e B, Neste
cruzamento, queremos instalar um sistema automático para os semã
foros, com as seguintes características:
1º - Quando houver carros transitando somente na Rua B, o semáfo
ro 2 deverá permanecer verde para que estas viaturas pos.
sam trafegar livremente.
2º - Quando houver carros transitando somente na Rua A, o semáfo
ro 1 deverá permanecer verde pelo mesmo motivo.
32 - Quando houver carros transitando nas Ruas A e B, deveremosabrir o semáforo para à Rua A, pois é preferencial.
Para solucionarmos este problema, podemos utilizar umcircuito lógico. Para montarmos este circuito lógico, necessita
mos de sua expressão. Vamos, agora, analisando a situação, obter
sua tabela da verdade.
Primeiramente, vamos estabelecer as seguintes convenções:
a) Existência de carro na Rua A—————-Aas1l —-
b) Não existência de carro na Rua A———A=00ouÀAs=1
Cc) Existência de carro na Rua B B=)1 —d) Não existência de carro na Rua B— —B = O0OouB=1e) Verde do sinal 1] aceso ———————wv=1
£f) Verde do sinal 2 aceso ————————— WV, = 1
g) Quando V,= 1 * vermelho do semáforo 1 apagado —— vm, =O,
verde do semáforo 2 apagado——V, = 0
e vermelho do semáforo 2 aceso ——Vn,=1
h) Quando Vy = 1 > Vy=O; Vm,= O e vm, = 1
Vamos montar a tabela da verdade:
Situação|A|B|V7 Vm,|V, Vm 2o o o1 o 12 1 o3 1 1Tabela 3.172
- A situação O (A = O e B = O) representa à ausência deveículos em ambas as ruas. Se não temos carros, tanto faz qualsinal permanece aceso. Neste caso, preencheremos a tabela da ver
dade da seguinte maneira:
Situação|A|B||V7|vma|Vo| vmao o oi é é [éonde o símbolo |g significa que as variáveis podem assumir valores O ou l. Esta condição é chamada condição irrelevante.- A situação 1 (A = O e B = 1) representa à presença de, en .veículo na Rua B e à ausência de veiculo na Rua A, logo devemosacender o sinal verde para a Rua B (V, = 1).Temos, então:Situação|A|Bi] V,|Vm'|V2| Vmoa1 o 1 0<mEl Fl =Ho0(V2 = 1 + V1= 0; Vv—ny=1 e Vw& = 0)- A situação 2 (A = l e B = O) representa a presença deveículo na Rua A e ausência de veículo na Rua B, logo devemosacender o sinal verde para a Rua A (V, = 1).Temos, então:Situação A|B VV,|Vm,| V2,|Vn,2 É o 1 o o T(Vs 1 + V,=0, Vw," 1 , VW50)- E a última situação possível, a situação 3, (A = 1 eB = 1) representa a presença de veículos em ambas as ruas, logodevemos acender o sinal verde para a Rua A, pois esta é preferencial. Temos, então:Situação A B Vv1 vm,3 1 1 1 o o 1(Vis l1>VvÊn,y= 0; V,=0 e Vm, =1)Podemos, agora, preencher a tabela:Situação|A|B||vv, Vm,| V,| WYm,o olol|s Ó Só é1 ol|1Í/0 1 1 o2 11/1011 o o 13 1/1]|1 o o 1Tabela 3.2 73
.
No caso O, condição irrelevante, tanto faz qual o sinal
que permanece aceso. Vamos adotar, por exemplo, que o verde dosinal 2 permaneça aceso. Temos, então:
V,=1 4 V,y=0, vm, 1 e Vm, 5 O
Preenchendo, novamente, a tabela da verdade com os novos
valores para o caso 0, temos:
a TBÕv,|vm|vol vm,o olo 1 1 oo |j1| o L 1 o1 /0|1 o o 21/1 /12 o o 1Tabela 3.3Cada saída, ou seja, tanto Vy, como Vm,, como Vm e como V,, possuirá um circuito independente. Vamos escrever, primeiramente, a expressão de V,.Em que casos V, deve acender? No caso 2 OU no caso 3.No caso 2, temos:V,1 = 1 quando: A= leB==0O, ou seja, Vy=1 quando:A=1 E B=1l.Logo, se tivermos como variáveis de uma função E, A e E,esta função irá assumir valor 1 neste, e só neste caso:vVva=1 quando: A. B=1No caso 3, temos:V1= 1 quando: A= 1 E B=1, portanto, V,y=1 quando: A. B=l.Teremos V, = 1 no caso 2 OU no caso 3. Logo, se tivermos como variáveis de uma função OU os produtos dos casos 2 e 3,esta função irá assumir o valor 1 nestes casos.Podemos escrever, então:V1 = A. É + A.Bã A expressão representa a situação referente ao verde dosemaforo 1.Vamos, agora, escrever a expressão de Vm1:!Vm] deverá acender nos casos O OU 1.No caso O, teremos Vm1= 1 quando:A=O0OeB=0,0ouseja, A=1 E BEB=1l““. Vn, Será 1 quando X.B = 1No caso 1, teremos vn, = 1 quando:A=O0OeB=1, ouseja, A=1 E B=1. Va, será 1 quando À . B= 174
Assim sendo, podemos escrever a expressão completa de Vm 7º
Vm, = A.B+A.B
Vamos, agora, escrever a expressão de V,3:
V , acende no caso O OU no caso 1:
1 E Va=1
= 1 + v,=121
caso O +
caso 1 > >
>|
wm '
-. V?y=E.E + A-B
Podemos notar pela tabela da verdade e pela expressão que
V, = Vm- Evidentemente, se acende o sinal verde para a Rua B,
deve acender o vermelho para a Rua A.
Vamos escrever a expressão de Vm:Vm, acende no caso 2 OU no caso 3.
caso 2 + A.B=1 + vwn,ó,=1
caso 3 + A.B=1l1 + Vvm,5,=1
-- vVo9= A. B+A.L.B
Podemos notar pela tabela e pela expressão que Vma=YV ,Evidentemente, se acende o sinal verde para a Rua A, deve si
multaneamente acender o vermelho para à Rua B.
Assim sendo, vamos escrever as expressões:
Vi" Wn,=" A.B+A.B
Va=Vm,= A.B+A.B
A partir das expressões, obtemos os circuitos:
A A
B 8
v Va
A — vm2 NiB e—>o B
Figura 3.3
Através deste exemplo, vimos que um circuito combina
cional tem suas saídas dependentes única e exclusivamente dasvariáveis de entrada. No caso, o semáforo será comandado única
e exclusivamente pelas variáveis A e B (vide convenções adotadas).
Vimos também, como extrair expressões de tabelas da verdade, resultando em circuitos lógicos.
Podemos notar aqui, a importância dos assuntos tratados
no capítulo anterior, pois sem o conhecimento destes, ficaria im
possível a esquematização dos circuitos.
3.2.2 Circuitos com 3 Variáveis
Deseja-se utilizar um amplificador para ligar três aparelhos: um toca-fitas, um toca-discos e um rádio FM.
75
Vamos, elaborar um circuito lógico que nos permitirá 1i
gar os aparelhos, obedecendo às seguintes prioridades:
12 prioridade: Toca-discos
2º prioridade: Toca-fitas
32 prioridade: Rádio FM
Isto significa que quando não tivermos nem um disco nem
uma fita tocando, permanecerá conectado à entrada do Amplifica
dor, o rádio FM. Se ligarmos o Toca-fitas, automaticamente o
circuito o conectará à entrada do amplificador, pois, possui prio
ridade sobre o rádio F.M. Se agora ligarmos o toca-discos, esteserá conectado ào Amplificador, pois representa a 12º prioridade.
A partir disto, podemos montar o diagrama de blocos com as liga
ções:
TOCA DISCOS] TOCA FITAS RADIO FM
A B Cc
Sa E se jr “<. ENo
AMPLIFICADOR
Figura 3.4
sendo: Sa : saída do circuito que dará a A a lº prioridade.
Seg : saída do circuito que dará a B a 2º prioridade.
Sc : saída do circuito que dará a C a 3º prioridade.
convenções utilizadas:
Sa = 1 + chl fechada
SB = 1 + ch2 fechada
Sc = 1 > ch3 fechada
Tabela da verdade:
Situação|A|B Cc Sa|Se Seo o o o1 o o 12 o d: o3 o 1 24 z [) oa 1 o 16 1 1 oFT 1 2 ÀTabela 3.476
oito
Caso
Caso
Caso
Caso
Caso
Caso
Caso
Caso
tabel
o
a
Tabela 3.5
Expressão de Sc:
Para preenchermos a tabela 3.4, vamos analisar todas as
situações possíveis:
Sa|Sg| Sc- Os três estão desligados,logo, condição irrelevante. ———— | É Ú- Está ligado apenas o FM, logo, somente Sc assume valor l.——— O o 1- Está ligado apenas o Toca-Fitas, logo, somente Sg assume ———4e O 1 ovalor 1.- Estão ligados FM e Toca-Fitas.O toca-fitastem prioridade so ——mmO 1 obre o FM, logo somente SB assume valor 1.- Está ligado apenas o Toca-discos, logo, somente Sa assume o———te |] o ovalor 1.—- Estão ligados Toca-discos eoFM, O toca-discos é a 1º prio ll o oridade, logo, somente SA assume valor 1.- Análogo ao caso 5. ————————————=1 o o- Análogo aos casos 5 e 6. —————e 1 o oFeita a análise de cada situação, podemos preencher ada verdade:Situaçoês|À|B|C|Sa|Sg|Scf oitolo|g 8 éà o o53 [*) o 22 o à o o d o3 o 1 1 o 1 o4 1 o o 1 o o5 de o 1 ok o o6 d 1 o 1 o o7 1 21 Xi 1 o [(*No caso da condição irrelevante vamos considerar:Sa =Sg=S = Oou seja, nada ficará ligado à entrada do amplificador.Vamos, agora, escrever as expressões de Sc, Sp e Sa:sc assumirá valor 1 somente no caso 1, ou seja, Sc e= Q0eB=0eC=1l,0ouainda Sc = 1 quando À = 1 E B=1mauandoCc A1 , logo podemos escrever:Sc=A.B.C
Expressão
Expressão de Sa:
A partir das expressões, obtemos os circuitos:
de Sg:
SB assumirá valor 1 no caso 2 OU no caso 3:
-B.CT + Sge1caso 2:
caso 3:
o. SB
Sa
caso 4:
caso 5:
caso 6:
caso 7:
ouU>
E
a
A
= E
SÃ =A
B
.-B
EEE
fes
C + SB
É + A
1
B
una
rEeEBR
Ce————>
Figura 3.5
7B
C
Se
B
assumirá valor 1 nos casos 4 ou 5 ou 6 ou 7.
SA
Notamos que quanto maior O número de variáveis, maior o
número de situações possíveis, e, por conseguinte, maiores oscircuitos. No capítulo seguinte Álgebra de Boole, veremos como
simplificar estes circuitos.
3.2.3 Circuitos com 4 Variáveis
Suponhamos, agora, que uma empresa queira implantar umsistema de prioridades nos seus intercomunicadores, da seguinte
maneira:
Presidente: 1º prioridade
Vice-presidente: 2º prioridade
Engenharia: à prioridade
Chefe de secção: 4º prioridade
Esquematicamente, temos:
CHEFE
PRES WV.PRES. ENG DE.
SECÇÃO
A 8 fo o
cn cH2 cHa CaON NINA A Vas Neo7 SA Se 8 é
CENTRAL
[SECRETÁRIA
Figura 3.6
Convenções utilizadas:
- presença de chamada: 1
- ausência de chamada: O
- intercomunicador do presidente: A
- intercomunicador do vice-presidente: B
- intercomunicador da engenharia: C
—- intercomunicador do chefe de secção: D
Saídas: ( Efetivação de chamada: 1Não efetivação de chamada: O
Estabelecidas as convenções, montamos a tabela da verdade:
7
A B C D|| S7|SglSc|lSp
o o o 6 0 [0 0 O |——>não efetua chamada.
0 O O0O1 0 10|0 |1 |———>efetua chamada do chefe de secção .o O 10 0 (O |1 |O |——->efetua chamada da engenharia.o O 1 1 O 10 |1 |O |-——>efetua chamada da engenharia, pois éo 1 0 0 0) 1 [010 prioritária.oO 1 0 1 0/1 /[/0 |O efetua chamada do vice-presidente.o 1 1 0 0/1 [/0 0 ——>efetua chamada do vice-presidenteoO 1 1 1 ol 1 /o lo pois é prioritário.1 0 0 0 1 |/0 [0|0 |)———>efetua chamada do Presidente.2 O O dl 1/0 [/0 O1 0 1 O 1/0 /0 (O1 0 1 1 1 /0|/0 jo efetua chamada do Presidente,pois1 1 0 O 1/0 /0 O ——>é a lº prioridade.1 1 O 1 1/0 /0 Odo É & O 1/0 /0 O21 4 4 A 1/0/[/0 |OTabela 3.6Expressão de Sp:Sp=1 + somente no caso 1 .. Sp=A.B.C.DExpressão de Sc:SCc=1 + nos casos 2 ou 3 .“". Sc=aA.B.C.D+ A.B.C.DExpressão de Sp:SB = l1 + nos casos: 4, 5, 6 e 7.“. Sg=R.B.T.D+ A.B.C.D + A.B.C.D + À.B.O.DExpressão de Sa:Sa =1 + nos demais casos 8, 9, 10, 11, 12, 13, 14 e 15FP Sa = A.B.T.5D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D ++ A.B.C,D + A.B.C.DA partir das expressões, obtemos os circuitos:8o
Seg
<noo
Figura 3.7
81
3.2.4 Tabela da Verdade de 3 Variáveis
Vamos supor que a tabela abaixo represente uma situação
qualquer, da qual queremos levantar a expressão e em seguida mon
tarmos o circuito:
x Y ZhlSa So Sc
olo o oilo 1 11/0 O 1 1 o o2/0 1 oj|2 1 13/0 1 1|1 1 o4a4l1 o ojo o o5/1 o 1 0 o 16/1 1 oo 1 1071 1 1 a 1 oTabela 3.7Expressão de Sa:Sa assume valor 1 nos casos: 1 OU 2 OU 3 OU 7.“. Sa=X.V.Z + X.Y.Z + X.VY.Z + X.V.ZLS o) A) Andcaso 1 caso 2 caso3 caso 7Expressão de Sp:Sb assume valor 1 nos casos: O OU 2 OU 3 OU 6 OU 7*. Sb=[(X.Y.Z + X.Y.Z + K.Y.Z + X.Y.Z + X.V.ZER Dk PAR Dt Jcaso O caso 2 caso 3 caso6 caso 7Expressão de Sc:Sc assume valor 1 nos casos: O OU 2 OU 5 OU 6-*. Se =,/X.Y.Z + X.Y.Z + X.Y.Z, + X.Y.Z$ caso O caso2 caso5 caso6= >N<Xxx e—PNA-PANx s——iFigura 3.8 (parte)82
N<x
NX
N<x
2 e———qx27 e—— SeX e————Y e——2 e——>ADDzeFigura 3.83.2.5 Tabela da Verdade de 4 VariáveisAgora, vamos levantar a expressão e montar o circuito deuma situação, onde temos 4 variáveis e somente uma saída, conforme a tabela da verdade a seguir: 83
CVCEJNOUNUBRUNHO
10
11
12
13
14
25
pPEFEFHPEEP[LOCOCOOOO
>»
PRErEIOOOOrFrFPrErEooOoOo|w
HILOOFFPOOHLHOOrFroo|
NAN
POoOrPrororororororo|
ou
OPPr[EPOOORLPILOOOH[SO
XY
Tabela 3.8
Expressão de S:
S assume valor 1 nos casos:
1 QU 5 QU 6 OU 7 OU 11 OU 12 OU 13 OU 14
Cs S=,A.B.C.D, + (A.B.C.D t, A.B.C.D p(A.B.C.D t,A.B.C.D +EAD Es EAABCDAHABCD6 7 11É BABSTSOE, ABC ABCDEe) Annan fge 13 14Circuito:a.co
FEIOS
84
3.3 Circuito OU Exclusivo
3.3.1 Circuito OU Exciusivo como Circuito Combinacional
Trataremos do circuito OU Exclusivo como sendo um me
cuito combinacional, mas podemos considerá-lo também um bloco 1ó
gico básico, como veremos no item 3.3.2.
A função que ele executa, como o próprio nome diz, consiste em fornecer 1 (um) à saída quando as variáveis de entrada
forem diferentes entre si. Com esta pequena apresentação podemos
montar sua tabela da verdade e, obter pelo mesmo processo vistoaté aqui, sua expressão característica e, posteriormente, esque
matizarmos o circuito:
A B Ss
o o Oo O |—=>as entradas são iguais.
1 o 1 1 |—>as entradas são diferentes entre si.
2 1 O l |j|—>as entradas são diferentes entre si.
< 11 O |—>as entradas são iguais.
Tabela 3.9
Desta tabela podemos levantar a expressão característi
ca da função OU Exclusivo:
S será 1 (um) nos casos: 1 OU 2 .“. S=A.B+AB
Desta expressão podemos esquematizar o circuito OU Exclu
sivo:
>
”
Ss
A OU EXCLUSIVO
Figura 3.10
3.3.2 Circuito OU Exclusivo como Bloco Lógico Básico
Existe também uma outra notação que representa a função
OU Exclusivo:
S=A(DB (lê-se: A OU Exclusivo B)
logo: S= A&BDB=A.B+ AB
O símbolo do bloco OU Exclusivo é visto abaixo:
Aos
Figura 3.11
85
O bloco lógico OU Exclusivo executa à tabela da verdade
da função OU Exclusivo. Convém lembrarmos que este bloco pode
ser formado por blocos lógicos fundamentais. Esquematizando te
mos:
Figura 3.12
O circuito OU Exclusivo também é conhecido como Exclusi
ve Or (EXOR), termo derivado do inglês.
3.4 Circuito Coincidência
3.4.1 Circuito Coincidência como Circuito Combinacional
Como o bloco OU Exclusivo, o circuito Coincidência será
tratado aqui como um circuito combinacional, embora possamos considerá-lo um bloco lógico básico.
A função que ele executa, como seu próprio nome diz, é
de fornecer 1 (um) à saida quando houver uma coincidência nos
valores das variáveis de entrada.
Vamos, agora, montar sua tabela da verdade:
BB S houve coincidência dos valores àas
o o 0 1 |——> variáveis de entrada.
1 0 1 O |——> não houve coincidência.21 0 O |——> não houve coincidência.
3 1 1 1 |——> houve coincidência.
Tabela 3.10
A tabela gera à expressão:
sa AB + A.B
A partir desta expressão, podemos esquematizar o circuito:
A
B
B e———
Figura 3.13 - Coincidência.
86
3.4.2 Circuito Coincidência como Bloco Lógico Básico
Existe uma outra notação para a função coincidência:
A O B
A(DB =
O símbo 7— da porta coincidência é:
A
8 AoB
Figura 3.14
(lê-se: A coincidência B)
A.É + A.Blogo: tn un
saí
com
Notamos que o símbolo é da porta OU Exclusivo com a
da invertida. Podemos comprovar que existe esta inversão,
parando-se as tabelas da verdade de ambos circuitos:
A BiIAQMB| AÇQB
o o o 2
o 1 É o
1 0 1 o = 2QOB-11 o 1
Tabela 3.11
Devido à inversão, o bloco coincidência é também denomi
nado de NOU Exclusivo (Exclusive NOR). O bloco lógico coincidên
cia pode ser formado por blocos lógicos fundamentais, esquema
tizando temos:
Figura 3.
3.5 Interligação de Blocos OU Exclusivo e Coincidência
3.5.1 Utilizando 3 Variáveis
Para a expressão: S =
circuitos da seguinte forma:
AQQBMCT podemos esquematizar os
87
Circuito 1:
A Aos
B
eMaasDA c
B BOCoDX"8 > AQEOO
ú ENO
A
8 )> BOLO)
Circuito 2:
Circuito 3:Figura 3.16
Tabela da verdade:
Circuito 1 Circuito 2 Circuito 3
A B C/(ASB SOC |AS(BOC) (AQ C)IGSE
o 0 o o o o
o oO 1 à 1 L
o 1 0 1 1 1
o 1 1 o o o
3 & So 1 1 d
4 ET o o o
4 1 O o o o
1 1 1 1 1 d
Tabela 3.12
Como podemos notar nos circuitos, deve-se efetuar cada
expressão parcialmente, de dois em dois termos.
S=(AQB) OC
S=AQMQ(BOC)
S=(AQC)OB
Analogamente, para a expressão: S = A OBOt podemosesquematizar os circuitos da seguinte forma:
88
Circuito 1:
ABB
B
Circuito 2:
8 BeC
c
=AS . aples)Cirsuito 3:
c AgC
A
? (Aec)os
Figura 3.17
Pode-seê confirmar a igualdade dos circuitos, através das
respectivas tabelas da verdade.
3.5.2 Utilizando 4 Variáveis
Para a expressão: S = A(OB(OCOMOD, temos o circuito:
EXOL)
(ASB)OCOD)
Figura 3.18
Devemos, como já mencionado, efetuar à expressão parcial
mente, de dois em dois termos.
. Analogamente, para a expressão: S = A OB oc OP, temoso circuito:
> AgB
mm
Ss
(aes)aCTer)
DO
o o õ
Figura 3.19
89
Se tivermos mais de 4 variáveis, seguimos o mesmo proces
so para esquematizarmos um circuito representativo da expressão.
Para continuarmos o estudo dos circuitos combinacionais,
faremos no capítulo seguinte, uma análise sobre a simplificação
de circuitos lógicos, logo após, iremos tratar de importantes circuitos combinacionais, tais como: somadores, subtratores e codi
ficadores.
3.6 Exercícios Propostos
1 - Elabore um circuito lógico que permita encher automa
ticamente um filtro de água de dois recipientes e vela, confor
me desenho a seguir. A eletroválvula permanecerá aberta quandotivermos nível 1 de saída do circuito, e permanecerá desligada
quando tivermos nível O (zero). O controle será efetuado por 2eletrodos A e B, colocados nos recepientes a e b respectivamente.
Figura 3.20
Convenções:
- Recipiente "a" cheio + eletrodo A em nível 1
- Recipiente "a" vazio + eletrodo A em nível O
- Recipiente "b" cheio + eletrodo B em nível 1
- Recipiente "b" vazio + eletrodo B em nível O
289,
K.
RUA À RUA €
2
Figura 3.21
A figura mostra o entroncamento das ruas A, B e C. Neste
cruzamento, queremos instalar um conjunto de semáforos para as
90
seguintes funções:
a) Quando o semáforo 1 abrir para a Rua A, automaticamente ossemáforos 2 e 3 devem fechar, para possibilitar ao motorista
ambas às conversões.
b) Analogamente, quando o semáforo 2 abrir, devem fechar os semá
foros 1 e 3.
c) Pelo mesmo motivo, quando o semáforo 3 abrir devem fechar os
semáforos 1 e 2.
Devemos seguir também as seguintes prioridades:
a) O motorista que está na rua A tem prioridade em relação aomotorista que: está na rua B.
b) O motorista que está na rua B tem prioridade em relação ao
motorista que está na rua C.
c) O motorista que está na rua C tem prioridade em relação aomotorista que esta na rua A.
d) Quando houver carros nas três ruas, a rua A é preferencial.
Obtenha as expressões e os circuitos dos sinais verdes
e vermelhos, dos semáforos 1, 2 e 3.
3 - Supondo que à tabela da verdade abaixo represente umasituação qualquer, escreva as suas expressoes características, eesquematize os circuitos.
A B CC Ss, Sa
0 00 o Óo o: o ooO 1 0 ó Ó
o 11 o o
1 0 0 [o 1
1 O à 1 1
1 1 O 1 o
1 1 1 1 1
Tabela 3.13
4 - Idem para a tabela de quatro variáveis:
A B CD Ss, Ss, SS;
oO O O O 1 1 T
oO O O 1 1 o 1
0 O 1 0 1 4 o
oO O 1 1 o o o
oO 1 0 0 o [ o
B ii ed to [) 1o 1 1 0 o o 1
oO 11414 o o o
1 0 O O X o o
1 0 O 1 o o (o)
1 O 1 O 1 à o
Tabela 3.14 (parte)
91
PRreDPELNÍN
meme
O|
|
PHOOr|A roFror|o eFoomrP|lh rOoOOr=|aA coocooln
Tabela 3.14
5 - Mostre que o circuito abaixo é um OU Exclusivo.
ToBD——DA DDEnnFigura 3.226 - Esquematize o circuito OU Exclusivo, utilizando apenas portas NE.
7 - Mostre que O circuito abaixo é um circuito coincidên
E Dam
Ciás.
Figura 3.23
8 - Faça a tabela da verdade e esquematize O circuito que
executa a seguinte expressão:
s=-(la.s+c) E lk+sljor
9 - Esquematize O circuito coincidência, utilizando ape
nas portas NOU.
10 - Esquematize Oo circuito OU Exclusivo, utilizando so
mente 4 portas NE.
11 - Idem para o coincidência somente com 4 portas NOU.
92
CAPÍTULO 4
ÁLGEBRA DE BOOLE E SIMPLIFICAÇÃO DE
CIRCUITOS LÓGICOS
4.1 Introdução
Vimos até aqui, que circuitos lógicos executam expressões booleanas as quais representam situações. No capítulo anterior, determinamos estes circuitos através de suas expressões características extraídas de Tabela da Verdade.
Os circuitos gerados por este processo, apesar de cor
retos, admitem geralmente simplificações, e consequentemer:te, uma
diminuição do número de blocos lógicos utilizados, que por sua
vez significa uma diminuição no grau de dificuldade da montagem
e no custo do sistema.
Para entrarmos no estudo da simplificação dos circuitos
lógicos, teremos que fazer um breve estudo da Álgebra de Boole,
pois, é através de seus postulados, propriedades, teoremas funda
mentais e identidades que efetuamos as mencionadas simplifica
ções, e além disso, notamos que é na Álgebra de Boole que estão
todos os fundamentos da Eletrônica Digital.
4.2 Variáveis e Expressões na Álgebra de Boole
As variáveis booleanas, que são representadas através
de letras, podem assumir apenas dois valores O e 1.
Expressão Booleana é uma expressão matemática cujas variáveis são booleanas. Seu resultado assumirá apenas dois valo
res: O ou 1. Como exemplo, na expressão S = A.B, tanto A como
B como S podem assumir os valores O ou 1.
4.3 Postulados
4.3.1 Postulado da Complementação
- Este postulado mostra como são as regras da complementação. Chamaremos de À o complemento de A:
1º) Se A
2º) Se A
o + 1
É A o
A
F
Através do postulado da complementação, podemos estabele
cer à seguinte identidade:
A=A
Se A = 1, temos: À = 0 e se à = O * A = 1.
Se A = O, temos: À = 1 ese A = 1 * A= O.
Assim sendo, podemos escrever: A=A. -O bloco lógico que executa o postulado da complementação
é o Inversor.
93
4.3.2 Postulado da Adição
Este postulado, mostra como são as regras da adição den
tro da Álgebra de Boole:
12) 0+0O=O
22) O + 1=1
3º) 1 + 0 =1
4º) 1 + 1=1
Através deste postulado, podemos estabelecer as seguin
tes identidades:
A+O=A: A pode ser O ou 1, vejamos, então, todas as
possibilidades: A = O + O + O = OA=1+1+O0O=1
Notamos que o resultado será sempre igual à variável A.
A+ 1=1: vejamos todas as possibilidades:
A=0O+O+1=1A=1+l1+1=1
Notamos que sempre que somarmos 1 a uma variável, o resultado sera sempre 1.
A+ A=A: vejamos todas as possibilidades:
A 0+0+0O=0O
A 1+1+1=1
Notamos que se Somarmos a mesma variável, o resultado se
ra ela mesma.
A+ A=1: vejamos todas as possibilidades:
A=0+A=1+ 0+1=1A=1+A=O0O+>+ 1+0=1
Notamos que sempre que somarmos a uma variável o seu com
plemento, teremos como resultado 1.
O bloco lógico que executa o postulado da adição é o OU.
4.3.3 Postulado da Multiplicação
É o postulado que determina as regras da multiplicaçãobooleana:
1º) 0. 0=O22) O0.1=O0
3º) 1. Os O4º) 1. 1=1
Através deste postulado, podemos estabelecer as seguin
tes identidades:
A . O = O; todo número multiplicado por zero será zero. Podemos
confirmar, verificando todas as possibilidades:
A=0+ 0.0=0A=1*+1.0=0
Notamos que todo número multiplicado por zero será zero.
9a
A: analisando todas as possibilidades, temos:
A O +O0O.1 o
A 1 +L. 1 1
Notamos que o resultado destas expressões numéricas
serão sempre iguais a A.
nu v".
A: Esta identidade, a primeira vista estranha é verdadei
ra, como podemos confirmar pela análise de todas as
possibilidades.
A 0>+0.0=0
A 1 +1e 1%
Notamos que os resultados serão sempre iguais a A.
O: Vamos analisar todas as possibilidades:
A=0+O0,.,l1=0A=1+1.0=0
Notamos que para ambos os valores possíveis que à variável pode assumir, o resultado da expressão será
sempre zero.
O bloco lógico que executa o postulado da multiplica
ção É o E.
4.4 Propriedades
4.4.1 Propriedade Comutativa
4.4.1.1 Propriedade Comutativa na Adição
A+ B=B+A
Provamos esta igualdade analisando todas as possibilida
des:
A B A +B B+A
o o o o
o o 1 1
d o d 1
1 a x 1
Tabela 4.1
Notamos que para cada possibilidade as expressões se
equivalem,
4.4.1.2Propriedade Comutativa na Multiplicação
A.B=B.A
Provamos esta igualdade, analisando todas as possibili
dades:
A B A .B B.A
oo o oo 1 o o
1 O o o
1 1 1 1
Tabela 4.2
95
Notamos que para cada possibilidade, as expressões as
sumem os mesmos valores.
4.4.2 Propriedade Associativa
4.4.2.1 Propriedade Associativa na Adição
A+ (B+C)=(A+B)+C=A+B+C
Provamos esta igualdade, analisando todas as possibili
dades:
A+(B+C) (A+B)+C|A+B+CrEHEHOÇOÕO|y rFPrHOOrErHFOO|| HFÓRIOEQH$O|O PrEBPBLERPHO PEPELRIDO pEEBEEBLROTabela 4.3Notamos que, também neste caso, para cada possibilidade as expressões assumem o mesmo valor.4.4.2.2 Propriedade Associativa na MultiplicaçãoA . (B.C) = (A.B) . C = A.B.CProvamos esta igualdade, analisando todas as possibilidades: = Oo A.(B.C) (ABI.E|A.BLÉPrPHrHoooOo|w» PLOOCFHOO POVOLOPO POOCOOOOO FWFOOOOOOO rFrOCOOOOoOTabela 4.4Neste caso, também, notamos que para cada possibilidade as expressões assumem o mesmo valor.4.4.3 Propriedade DistributivaA . (B+C) = A.B + A.CVamos verificar esta propriedade através da tabela verdade, analisando todas as possibilidades:9%
A(B+C) AB + AC
PIE[IWPOOOO|yw rLHOOPrFrOoO|W
For
OHOorOo|
An
rFPHHOODOOO FRrHOOOOO
Tabela 4.5
Notamos que as duas expressões se equivalem.
4.5 Teoremas de De Morgan
4.5.1 O Complemento do Produto é igual à soma dos Complementos
A.B = A+B
Para provar este teorema, vamos montar a tabela da ver
dade de cada membro e comparar os resultados:
A B AB A+B
oo d 1o. 1 11 O 1 1
1 1 o o
Tabela 4.6
Notamos a igualdade de ambas as colunas.
Este teorema foi aplicado no item referente à equivaleén
cia entre blocos lógicos (capítulo 2 - item 2.4):
A-B + porta NE
A+B > porta OU com inversores nas entradas.
OD ssAD —:B e— B 7
O teorema pode ser estendido para mais de duas variáveis:
ABIT...N = (RHB+C+ 1... +N)Concluímos que uma porta NE, com duas ou mais entradas,
é equivalente a uma porta OU com o mesmo número de entradas, ape
nas que com estas últimas invertidas:
ATA ABA Bce—17 > c SsNAAN 97
4.5.2 O Complemento da Soma é igual ao Produto dos Complementos
Este teorema é uma extensão do primeiro:
A.B = (A + B) «— 1º Teorema de De Morgan
Fodemos reescrevê-lo da seguinte maneira:
A . B=(A+ É)
— Notamos que A é o complemento de EWS que B é o complemento de B. Vamos chamar A de X e B de Y. Assim sendo, temos:
X.Y = (X+Y)
Procedendo da mesma forma, podemos escrever:
(AFBHYCHY 1... + N) = A.B.C ... N
. Notamos, também, a aplicação deste teorema, na equivalência entre blocos lógicos:
(A+B) > porta NOU
A .B * porta E com entradas invertidas
A A
Ss eo Ss
B
Generalizando, temos:
z
Omp
z
06D>
4.6 Identidades Auxiliares
4.6.1 A+ A.B= A
Provamos esta identidade, utilizando a propriedade distributiva. Vamos evidenciar A no 1º termo:
A(l1 + B) = A
Do postulado da soma temos: 1 + B = 1, logo podemos es
crever: A. l=A e. A+AB=A
4.6.2 À + AB= A+B
Vamos agora, provar esta identidade:
A + A.B = (AYA-B) + Identidade À = A
98
[Ea)= + 2º Teorema de De Morgan- [& - ES) + 1º Teorema de De Morgan
= (A.A+A.B) + propriedade distributiva e identidade
A.K=O0O
= (A . B)
= (A + B) + 1º Teorema de De Morgan
Fa (A + A.B) = (A+B)
4.6.3 (A+B) . (A+C) = A + B.C
Vamos agora, provar esta identidade:
(A+B) . (A+C) = A.(A+B) + C.(A+B)* propriedade distributiva .
A.A + A.B + A.C + B.C + propriedade distributiva
A + A.B + A.C + B.C
A + A(BHC) + B.C
A.(1+ B+C) + C.BA.l1+C.B
Identidade A.A = A
Propriedade distributiva
Propriedade distributiva
Identidades: l1+A=1 e A.l1=A
a
+
+
+
podemos escrever: (A+B) . (A+C) = A + BC
4.7 Quadros Resumo
POSTULADOS:
Complementação Adição aula [24
A=O A=) 0+0=0 0.0s=ooO+l1=1 o.l1=0A=l A=O 1+0=1 1.0=0E+1=l 1 .1=1
IDENTIDADES:
Complementação Adição MultiplicaçãoA A+O=A A.O=0OA+ 1=1 A. l=AA+A=A A.A=AA+A=1 A .F=O
PROPRIEDADES:
, A+B=B+AComutativa: A.B=B.A
Associativa: A + (BHC) =(A+B) + C= A + B+C
A . (B.C) = (A.B).C = A.B.C
99
PROPRIEDADES:
Distributiva: AÍB + C) = AB + AC
Teoremas de De Morgan:
(A.B) = A + B
(A+B) = A . B
IDENTIDADES AUXILIARES:
A+AB=A
A+AB=A+B
(A + B) . (A+ C) = A + BC
Tabela 4.7
4.8 Simplificação de Expressões Booleanas
Utilizando o conceito da Álgebra de Boole, podemos sim
plificar expressões, lembrando que cada circuito corresponde à
uma expressão, veremos que simplificações de expressões implicam
simplificações dos circuitos.
Para efetuarmos estas simplificações, existem, basicamen
te, dois processos. O primeiro deles é a simplificação através daÁlgebra de Boole, o segundo é a utilização dos mapas de Veitch
Karnaugh, como veremos no item 4.9,
Tomemos, por exemplo, a expressão:
S = ABC + AT + AB
Vamos simplificá-la, utilizando a Álgebra de Boole. Pri
meiramente, vamos evidenciar o termo A:
S = A(BC+T+B)
Agora, aplicando à propriedade associativa, temos:
s=afBe+ (T+).U
Aplicando a identidade X=x, temos:
S=A E + Es)
Aplicando o teorema de De Morgan, temos:
s= [sc + o] .A
Chamando BC DE Y, logo (BC) = Y, temos então:
S=A(Y+O)
Como Y + Y = 1, logo: S=A.l1=A Ea S=aA
Esta expressão mostra a importância da simplificação e a
consequente minimização do circuito, pois, os resultados são
idênticos aos valores assumidos pela variável A.
100
Desenhando o circuito sem simplificação, temos:
ae—— li
A rxc——o
Figura 4.1
E com à simplificação:
OT == <-C“ OAAt SSÉs com se um noi ses am au ie ÀFigura 4,2
Notamos que todo o circuito pode ser substituido porfio ligado à variável A.
Como um outro exemplo, temos a expressão:
S = ABC + ABC + ABC
Tirando AC em evidência nos dois primeiros termos,
MU ge RG.(BB) + ABC
Aplicando a identidade: B + B = 1, temos:
S = AC.(B+B) + ABC = AC + ABC nºs S = AC + ABC
Desenhando os circuitos:
Antes da simplificação:
=D — —q——
Figura 4.3
um
te
21201
Após a simplificação:
AACc e———
BE—AR
Figura 4.4
4.8.1 Exercícios Resolvidos
Simplifique as expressões abaixo:
1) S= ÁB + AB
Simplificação:
S=A
S=Ã
COST
(B+B) + propriedade distributiva
e: L >= identidade X + X = 1
> identidade X . 1 = X
2) S= ABC + ABC + ABC + ABC + ABC
Da expressão acima, temos:
S = ABC + ABC + ABC + ABC + ABC
+ + +
Evidenciando C, temos:
S = ABC + C(AB + AB + AB + AB)
Evidenciando À e A, temos:
Ss
s =
S = ABC + C(A+A)
— ——>S=ABC+C.]1
S = (ABC + CO)
s=((ABO.c
s= [(a+8+0) ú e)
S = (AC+YBC+C.C)
s-=[: mam)
Ss =[e-caro)]|
102
+
+
+
= ABC + C/A(B+B) + A(B+B)
— NE É ] eABC + C(A.) + A.1) > identidade X + X = 1
identidáde X + X = 1
identidade X = x
teorema de De Morgan: (X+Y)=X.Y
teorema de De Morgan: (X.Y) = X+Y
propriedade distributiva e identi
dade X.X = O
propriedade distributiva
teorema de De Morgan: (X.Y)=X+Y
5>(T+A.B) + teorema de De Morgan: (X+Y)=mn yu
.“. S=CT + AB
3) S = (A+B+C).(E+B+C)
Aplicando a propriedade distributiva, temos:
S = AAR+AB+AC+AB+BB+BC+AC+BC+CC
Vamos usar as identidades X.X = O e X.X= X e reescrever:
S=AB+AC+ AB+BC+AC+B +C
Colocando C em evidência, temos:
S=AB + C(AHB+ÁA+BHl) + ABUsando as identidades: X+1 = 1 e X.l = X, temos:S:= AB + AB +C4) S= (AC + B + D) + C(ACD)Aplicando o teorema de De Morgam ao primeiro e segundotermos, temos:S = (A+C+B+D) + C(A+T+D)Agora, aplicando o teorema de De Morgan ao 1º termo e àpropriedade distributiva ao 2º termo, temos:S = ACDB + AC + CC + CD + identidade X.X= OReescrevendo, temos:S = ABCD+ AC+CD > propriedade associativaEvidenciando o termo CD, vamos ter:CD(AB+1) + AC + identidade X+lSsSa= = 1S = CD.) + AC + identidade X.1 = X..“. S=CD+AC51 s = [FBI -E]+ [DOTE]Aplicando o teorema de De Morgan ao 1º e 2º termos, podemos reescrever a expressão:Sa [(EFB) + co + Gr + (TA)Aplicando novamente O teorema de De Morgan:s = (8) +66) +[5+ (665)
103
Reescrevendo:
S=AB+T+D+TBPA -Aplicando a propriedade distributiva e tirando C em evi
dência, temos:
SsSa= + D+C(1+BEB) + identidade 1 + X = 1> E
+Dfe n el ml nide
4.8.2 Exercícios Propostos
Simplifique as expressões abaixo:
1) S = (A+B+C) . (A+B+C)
2) S = ABC + ABC + FBU + ABC + ABU
3) Ss =f[ACBICN). D) . (AFB)
4) S = ABCD + ÁBCD + ABCD + ABCD
5) S = (ABHCHD),.(AHBHICHD). (ArB+C+D) , (AHBH+CHD) . (A+B+C+D) . (A+B+C+D)
6) Sa= ABCDD+ ABC D+ ABCD+ ABCD *ABCD+ ABC : + ABC D + AE D
4.9 Simplificação de Expressões e Circuitos Através dos Diagra
mas de Veitch-Karnaugh
Vimos até aqui, a simplificação de expressões mediante
a utilização dos postulados, propriedades e identidades da Álge
bra de Boole. Nestes Ítens, vamos tratar da simplificação de
expressões por meio dos diagramas de Veitch-Karnaugh. ApOS O es
tudo, iremos notar que chegaremos mais facilmente à expressaominima.
Os diagramas de Veitch-Karnaugh permitem a simplificação
de expressões características com duas, três, quatro, cinco ou
mais variáveis, sendo que para cada caso existe um tipo de dia
grama mais apropriado.
4.9.1 Diagrama de Veitch-Karnaugh para 2 Variáveis
E B
Figura 4.5
No quadro, temos as regiões das variáveis A e B:
- a região onde à = 1 é: E
=|
Figura 4.6
104
- à região onde A = O(A=1) é: - à região onde B=1 é:
E 8 E B
q VA rs
A A
ÃO
Figura 4.7 Figura 4.8
- a região onde B = O(B=1) é:
E B
=
JA
Figura 4.9
Com duas variáveis podemos obter 4 possibilidades:
AB
olo —>caso 00/1|—> caso 1 4 possibilidades1/0|—> caso 21|1 —>.caso 3No caso zero, temos: A = O e B = O. A região do diagramaque mostra esta condição é a da intersecção das regiões onde A=OeB=O0O:- região onde A=0O(A=1): - região onde B=0(B=1):E B É BR AA AFigura 4.10 Figura 4.11A intersecção destas regiões é:E B Esta região também pode serchamada de região AÊ.=|Figura 4.12 105
No caso 1, temos: A = O e B= 1. A região do diagrama
que mostra esta condição é a da intersecção das regiões onde A=O
(A=s1) e B = 1. .Fazendo à intersecção, temos:
8 8 Esta região também pode ser
chamada de região AB.
Figura 4.13
No caso 2, temos a intersecção das regiões onde A = 1 e
B = O(B = 1). Fazendo esta intersecção temos:
g B
Esta região também pode ser
Fx chamada de região AEÉ.
Figura 4.14
No caso 3, temos à intersecção das regiões onde A = 1 e
B =1l. Fazendo esta intersecção, temos:
E 8
Esta região também pode ser
chamada de região AB.
Figura 4.15
Podemos distribuir, então, as 4 possibilidades neste dia
grama, da seguinte forma:
g B
casoUt caso?
AE
Xxj009|071icaso2|casos)AB JAB190/17)>Figura 4.16Logo, notamos que cada linha da tabela da verdade possuisua região própria no diagrama de Veitch-Karnaugh.Essas regiões são, portanto, os locais onde devem sercolocados os valores que a expressão assume nas diferentes possibilidades.Para entendermos melhor o significado deste conceito, vamos utilizar os exemplos:106
1 - A tabela da verdade mostra o estudo de uma função de
duas variáveis. Vamos colocar seus resultados no Diagrama de
Veitch-Karnaugh.
AB Ss
oro O|€— caso Oo|1 1|<— caso 114 [O 1|<—— caso 2É|d 1|<—— caso 3Tabela 4.8Utilizando o método desenvolvido no capítulo 3, obtemosa expressão característica da função:S=AB+AB+ABPrimeiramente, vamos colocar no diagrama o valor que aexpressão assume no caso zero, ou seja, vamos colocar o valor deS, para este caso, na região AB.É BEx oFigura 4.17Agora, vamos colocar no diagrama o valor que a expressãoassume no caso 1 (S = 1 na região AB):E BFigura 4.18Em seguida vamos colocar no diagrama O caso 2 (s=1 naregião AB). BE |Figura 4.19E, finalmente, colocamos no diagrama a saída referenteao caso 3 (S = 1 na região AB): 107
|
Figura 4.20
Temos, agora, aquela tabela da verdade escrita no diagra
ma de Veitch-Karnaugh:
BE B
E o 1
Figura 4.21
Uma vez entendida à colocação dos valores assumidos pela
expressão em cada caso no diagrama de Veitch-Karnaugh, vamos verificar como podemos efetuar a simplificação.
Para obtermos a expressão simplificada do diagrama, utilizamos o seguinte método:
Tentamos agrupar as regiões onde S é igual a um (1), no
menor número possível de pares. As regiões onde S é um (1), quenão puderem ser agrupadas em pares, serão consideradas isoladamente.
No exemplo, temos:
B B
PAST
alo po:
Ea la Ae 17 Par OD=+
par (D
Figura 4.22
Notamos que um par é o conjunto de duas regiões onde Ssé um (1), que tem um lado em comum, ou seja, são vizinhos. O mes
mo um (1) pode pertencer a mais de um par.Feito isto, escrevemos a expressão de cada par, ou seja,
a região que E ocupa no diagrama.O par ocupa a região onde A é igual a um, então, suaexpressão será: Par = Às
o par (2) ocupa a região onde B é igual a um, então, suaexpressão será: Par (2) = B.
Notamos também que nenhum um (1) ficou fora dos pares.
Agora, basta somarmos para obtermos a expressão simplificada S,
no caso:
108
S = Par 1 + Par 2 4 S=A+B
Como podemos notar, esta é a expressão de uma porta OU,
pois a tabela da verdade também é a da porta OU. Outro fato a
ser notado é que a expressão obtida, diretamente da tabela da
verdade, é visivelmente maior que à expressão minimizada:
Expressão obtida diretamente da tabela da verdade:
S= AB+AB+AB
Circuito relativo a esta expressão:
DDÀ ——B—
Figura 4.23
Expressão obtida após a simplificação: S=A+BE
Circuito relativo à expressão simplificada:
Figura 4.24
É evidente que a minimização da expressão, simplifica
o circuito e como consequência, diminuí o custo e a dificuldade
de montagem.
2 - Vamos simplificar o circuito que executa a tabela
da verdade abaixo:
ENE)
ojo|1oj1|/21/0 /11/1 o
Tabela 4.9
Obtendo a expressão diretamente da tabela, temos:
S=AB+AB+AB
. Transportando a tabela para o diagrama, mediante processo já visto, temos:
109
ol E
Figura 4.25
Agora, vamos agrupar os pares: Ses
Ã É "a 1 par (DNihon |Aafiíilo
H À
AZ
Figura 4.26 por O
Vamos escrever as expressões dos pares:
par (D—>A
par (D—>B
Somando as expressões dos pares, temos a expressão
simplificada:
S=ÃA+B
Notamos que a tabela da verdade é a de uma porta NE. Apli
cando o teorema de De Morgan à expressão após a simplificação,
encontramos a expressão de uma porta NE:
Ss=FF
4.9.2 Diagramas de Veitch-Karnaugh para 3 Variáveis
Região na qual A = 1:
E B =B 8
É
FE
A
the Te A T £ É
Figura 4.27 Figura 4.28
Região na qual A = 1(A=0): Região na qual B = 1:
E B E B
FR A
T Cc T £
Cc Cc
Figura 4.29 Figura 4.30
110
Região na qual B = 1(B=0O): Região na qual C = 1:
g B B B
elt E Tt É c
Figura 4.31 Figura 4.32
Região na qual C = 1 (C = O)
E B
€t C T
Figura 4.33
Neste diagrama, também temos uma região para cada caso
da tabela da verdade:
Tabela da verdade Mapa das regiões:
de 3 variáveis:
Caso AI BC E B
o 0j0ojo caso Ufcaso Ticaso JT cas
1 olol1 0o00/001/011/010Elm
2 oj1Çj/0 ABTÍABC|ABCIABT
3 ojr1|/1 A|caso 4/ caso 5jcaso 7| caso64 1/0 0 199l109N111/ 1195 1/0|/1 ABC| ABC ABCIABC6 1/2 [o Tt c TF 1/1 /1Tabela 4.10 Figura 4.34Vamos analisar a colocação somente de uma das possibilidades, visto que as outras são de uma maneira análoga.Vamos colocar no diagrama o caso 3:Caso A B C3 oO à 1No diagrama, será a intersecção das regiões que: A=0O(A=1),B=leC=l. Esta pode ser chamada de região ABC:Colocação do caso 3 no diagrama:BE Bel o eoFigura 4.35 111
Para melhor compreensão, vamos transpor para o diagrama,
a tabela da verdade:
A B C S
06 0 O 1
o O 1 o
o 1 0 1
GB La à
1 090 3
1 0 1 o
1 1 O +
1 1 1 o
Tabela 4.11
Expressão extraida da tabela da verdade:
S = ABC + ABC + ABC + ABC + ABC
Transpondo a tabela para o diagrama, temos:
EB B
caso O caso 1/caso 3|caso 2
1 o 1 1
>!
caso 4) caso 5|caso 7|caso 6
1 o o 1
E Cc o
Figura 4.36
Para efetuarmos a simplificação, seguimos o seguinte processo:
Primeiramente, localizamos as quadras e escrevemos suas
expressões. Quadras são agrupamentos de 4 regiões onde S é igual
a um (1) adjacentes ou em sequência. Vamos agora, formar todas
as quadras possíveis num diagrama de três variáveis.
Quadra AÍ Quadra A:
E B B B
A A
A A
É c É e Cc É
Quadra B: Quadra EB:
FT B
E B
q FR
A A
Tt É T É Cc É
Figura 4.37 (parte)
112
Quadra C: Quadra C:
E B E B
CT € e e o e!
Figura 4.37
Notamos também que, num diagrama de três variáveis, as= ; aquadras são os locais onde uma das varaiveis assume, um dado valor fixo. Exemplo: a quadra E assume o valor 1 (B = O).
No nosso exemplo:
= E go
x
PA
o 1 | 1 quadra: C€
A SA (Al deFigura 4.38
Feita à localização das quadras, localizamos o número de
pares possíveis e escrevemos suas expressões. Nãodevemos considerar os pares já incluídos nas quadras, porém, pode acontecer
de termos um par formado com um elemento externo à quadra e um
outro interno. São também considerados pares os casos:
ACCoTF B F 8
7 LÃ Ã F
h AtcFigura 4.39
Vamos agora, localizar os pares no nosso exemplo:
— 1 par: %B (o par está na—inter2” oo E secção das regiões: À = 1eB=1)>=
e o e
Figura 4.40
Notamos que esse par não depende de C, pois está Iocali
zado tanto em C como em C, ou seja, nesses dois casos a expressão resultará independente do valor de C.
Feita a localização dos pares, resta considerarmos os
termos isolados que não puderam ser agrupados em nenhum par ou
em nenhuma quadra.
113
No nosso exemplo não temos esse caso.
O passo final é somarmos as expressões referentes às quadras, aos pares e aos termos isolados.
No nosso exemplo, temos:
Quadra: É
Parz AB
A expressão final minimizada será: S=AB+C
Vamos efetuar a comparação entre as expressões e circuitos antes e após minimização.
Expressão antes da minimização:
S = ABC + ABU + ABC + ABC + ABC
Circuito antes da minimização:
om
Cc ——A
ame DAN LAL/
om2ce—dFigura 4.41
Expressão após a minimização: S = AB+C
Circuito após a minimização:
Figura 4.42
Como outro exemplo, vamos minimizar O circuito que executa à tabela da verdade:
114
PLFEFHOOOO|y> PFPrOOFPOO||" FOFOHNOFO|N orPrro[rO|n
Tabela 4.12
Transpondo para o diagrama, temos:
E B
q [E 11 o
A
1 1/0 1
É c Tt
Figura 4.43
Agora, vamos agrupar as quadras, os pares e os termos
isolados.
Nesse caso, vamos notar que teremos apenas três pares:
Pares: AKC
AB
AC
Figura 4.44
A expressão minimizada será: S = AC+ AB + ACT
Poderíamos também ter agrupado de outra maneira:
:) B
EEfio doITEs eArão OT e T
Figura 4.45
Gerando a expressão: S = AC + AT + EC
Essas duas expressões, aparentemente diferentes, possuem
o mesmo comportamento em cada possibilidade, fato este comprova
do, levantando-se as respectivas tabelas da verdade.
115
4.9.2.1 Exercícios Resolvidos
Minimize as expressoes abaixo, utilizando o diagrama de
Veitch-Karnaugh:
1) S = ABC + ABC + ABC + ABC + ABC
» = mn
PRI
IH[OOOO
HI
OOHEHHOO
HOFOSNO|MO|N
POHOFPOFHE
Tabela 4.13
Transpondo para o diagrama de três variáveis, temos:
B B
1 quadra:C
lpar: AB
Figura 4.46
A expressão minimizada ficará: S = C + AB
2) S = ABC + ABC + ABC
PEEPIPOOOO|[W PHOOHIHOO|" FPFOPOHOHO|N
OFO
NHOOO|U
Figura 4.14
Transpondo para o diagrama, temos:
E B
oo 1 o
AJl1jlo lot
ol o olFigura 4.47
2116
Agrupando os termos, temos:
a =
7 “ARIR)E o
o |17 1 1 par: AT
*==-— 1 termo isolado:ABC
o1>
Figura 4.48
A expressão minimizada ficará: S = AU + ABC
3) S = ABC + ABC + ABC + ABC
Colocando-se diretamente no diagrama:
região: ABC NX E B região: ABC
Fl, +————- região:ABC
A
região:ABC
Figura 4.49
Temos nesse diagrama dois pares:
B Par 1 > ACO ' par (D Par 2 *— BC
Figura 4.50
par (O)
A expressão minimizada será: S= AC + BC
4.9.2.2 Exercícios Propostos
Miíminize as expressões abaixo:
1) S = ABC + ABC + ABU + ABC + ABT + ABU
2) S= + ABC + ABC + ABC + ABC + ABC
3) S = + ABC + ABC + ABC + ABC
117
4.9.3 Diagramas para quatro Variáveis
€ S
Figura 4.51
Região onde A = 1:
T Cc
PD D o
" PpRegião onde B
É Cc
7 D o
Região onde C
TF Cc
U |
>|
A
Di Do
Região onde D = 1:
TC
A
A
Figura 4.52
Essas regiões também são conhecidas como oitavas.
118
Região onde A = 1 (A
Tt
Região
7
Região onde É
T
Rh
p
Região onde D
a
P
e
o)
Neste tipo de diagrama, também temos uma região para ca
da caso da tabela da verdade, como podemos verificar no diagra
ma completo:
Tabela da verdade Diagrama de 4 Variáveis com
de 4 Variáveis: os casos colocados:
Casos A B C OD T c
º 6 8 8 9 caso O [caso 1 |caso 3 icaso2
> o o 1 e000/ 0001/0011 (/o00tolyxa E pb3 à & 7 É ———.—. E ” SS Ss à4 o 1 o o caso caso
5 01 01 o 1 20/0101 0712/0177
6 0 110 ABCDIABCDIABCD ABCD,7 O 1 1 1 caso 12|caso 13 lcaso 15 |caso 148 1 0 0 O 1108171010 131|11109 1 0 0 1 A BTCDIABCONBGBCO ABCDe i 8 * S À feaso 8 (caso 9 caso 11 |caso 101 o00/1001/0171/1191o0|E12 1 1 00 BCD|ABCDABC3 11 01 B cCojaABcCo14 1 12 1015 1 1 1 1 v D ÉTabela 4.15 Figura 4.53Vamos analisar à colocação de uma das possibilidades, visto que as outras são análogas.Tomemos como exemplo, o caso 8.ABCD + 1000A=1, B=0O(B=1), C=0'(C=1) e D= O (D=1)Da intersecção dessas regiões, obtemos a região ABCD,que é a referente ao caso 8:É ecFigura 4.54Para esclarecermos melhor . à colocação do diagrama e analisarmos outros casos, vamos transpor para o mesmo a tabela daverdade: 119
pr
reEPNNILIOOOOOOOO|w
PrErIILOOOOFErErrPOoOCOoO|
À
rEIEOOFrPrLoOoOrrOOr=
00/00
POLO
FPFOrLO-SCOrPOrPOrPO|uU
rPOrMHLHEOFNHEOLOLPLO|
hn
Tabela 4.16
Expressão de S extraída da tabela da verdade:
S = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD +ABCD
+ ABCD + ABCD + ABCD
Transpondo a tabela para o diagrama:
T É
eli |Afol1i/1oTlf fo ds
SBISISECESS
7'o vt
Figura 4.55
Para efetuarmos a simplificação, seguimos o mesmo proces
so para os diagramas de três variáveis, somente que neste caso
o principal agrupamento será a oitava.
Devemos ressaltar aqui, que no diagrama, os lados extre
mos opostos se comunicam, ou seja, podemos formar oitavas, qua
dras e pares com os termos localizados nos lados extremos opos
tos.
Vamos, como exemplo, verificar alguns desses casos no
diagrama:
1) Exemplos de Pares:
Figura 4.56
120
2 - Exemplos de Quadras:
quadra É D
Figura 4.57
Após essa ressalva, vamos minimizar a expressão do nos&o
exemplo:
Inicialmente, agrupamos as oitavas, em seguida as quadras, a seguir os pares e, por último, os termos isolados.tc TO rmr temos: 1 oitava: D
1 quadra: AC
1 par : ABC
o o =quadra
|
oitava
Figura 4.58
Somando as expressões, teremos à expressão final minimi
zada:
S= D+ AC+ ABC
Expressão e circuito antes da minimização:
S = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD +ABCD
+ ABCD + ABCD + ABCD
121
|cnm>oNe>pnurcerOPEPgone»gnm>pone»006>pnmr
one»
|Figura 4.59Expressão e circuito após a minimização:S=D+ AC + ABCoACc=—Figura 4.60Como outro exemplo, vamos minimizar o circuito que executa a tabela da verdade:
N A
PHHFOOOO|W
POOHFOO/
O
rpLrELHOSO|Wn
OOOOOOO
Or
OrHO
FOOD
Tabela 4.17 (parte)
122
rwperPpErENPLEIDO|
>
rEPHOOOOrR|[D
q
rLOOFHOOHIN
rFOFOHOFOR|
O
FOOOOrRHOOP|Y
Tabela 4.17
Expressão: S = ABCD+ ABCD + ABCD + ABCD + ABCD + ABCD +
+ AECD + ABCD
Transpondo a tabela da verdade para o diagrama, temos:
T c
x on ji71[0oB
11 1h :
À
010 110
o jo [/0/1|—.
B
DD D'TF
Figura 4.61
No diagrama, temos: 2 quadras, l par e 1 termo isolado.
TF quadra: AD
quadra:ÃB
o
1
o
o
Dj termo isolado:ABCU
. par: CDFigura 4.62
A expressão minimizada de S será a soma de todos esses
agrupamentos:
S = ABCD + BCD + AB + AD
Circuito antes da minimização:
123
DOS
onm>
DOD>
comr
on»|tl
0||UT
Figura 4.63
Circuito após a minimização:
DDonu>jo>
>»D——
4.9.3.1 Exercícios Resolvidos
Figura 4.64
1) Minimize a expressão abaixo, utilizando o diagrama de
Veitch-Karnaugh:
S = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD
+ ABCD + ABCD
Transpondo diretamente a expressão para o diagrama, te
mos:
2124
Figura 4.65
Agrupando os termos no diagrama, temos:
2 quadras: BD e CD
ã E 1 par : ABDoo " -LH Te[=)1i
'é par ABD
quadra CD
A expressão simplificada será: S = ABD+CTD+ BED
Figura 4.66
2 - Minimize o circuito que executa a tabela verdade:
o =
PrrprpyLYELHOOOOOOOO|w
PREEPHOOOOFHFHrHOOOO
|"
HIOOHHOOrHFHOOFPHOO
FOFO
HWO
FORNO
FOPOHO
rEHIHOMNOHOLERLIPLOFORS
|U
Tabela 4.18
125
Transpondo da tabela para o diagrama, temos:
É
oo
É
1 1
A
Figura 4.67
Agrupando o diagrama, temos:
1 oitava: D
2 quadras: AB e BC
quodro
quadra
sc
Figura 4.68
A expressão minimizada será: S = 'AB+BC+D e
o circuito a partir desta:
Figura 4.69
3) Simplifique a expressão abaixo, utilizando o diagrama
de Veitch-Karnaugh:
S = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD +
+ ABCD + ABCD + ABCD
Passando a expressão para o diagrama, temos:
126
vv Dp "
Figura 4.70
Efetuando os agrupamentos, temos:
É Ç
)
1 termo isolado:ABCD
4 quadras: AB, CD, BC e AC
Figura 4.71
É importante notar que uma oitava agrupada representa
maior. simplificação que uma quadra, e uma quadra agrupada maior
simplificação que um par, e este, maior simplificação que um ter
mo isolado. Assim sendo, deve-se preferir agrupar em oitavas,
e se não for possível em quadras e se também não for possível, em
pares, mesmo que alguns casos já tenham sido considerados em ou
tros agrupamentos, lembrando sempre, que devemos ter o menor núme
ro de agrupamentos possíveis.
A expressão final minimizada será:
S = ABCD + AB + CD + BC + AC
4) Vamos simplificar a expressão que executa a tabela
da verdade:
rLHPpHLIEEHOOSODOO0000O0O
FEL
[WFOOOOrFHrEHFEFOOOO|U
rHHOOPFPHOOFRFFOOFFOO|O
rHOFOPONONOMONOSO|
O
HOOCOHLFOQO0OOFOr
HP
ORE
|
Tabela 4.19
127
Transpondo para o diagrama, temos:
z Cc
111 Ex 1/o
1/90/07
ófo/1f/o|[8
A ofolidhi dz
Dj o |
Figura 4.72
Podemos agrupar da seguinte maneira:
DI o [Tv
Figura 4.73
Neste diagrama, teremos cinco pares gerando a expressão:
S = ACD + ABD + ABD + ACD + ABC
Também podemos agrupar desta maneira:
o a
=)
”
disjo
Figura 4.74
Da mesma forma, gerando a expressão:
S = ABC + ABD + BCD + ACD + ABC
Podemos notar que simplificamos a expressão S por dois
modos de agrupamentos, obtendo dois resultados aparentemente, diferentes. Se analisarmos esses resultados nas respectivas tabe
las da verdade, veremos que terão o mesmo comportamento.
Expressão simplificada de S:
S = ACD + ABD + ABD + ACD + ABC
ou S = ABC + ABD + BCD + ACD + ABC
128
4.9.3.2 Exercícios Propostos
Simplifique as expressões abaixo, utilizando os diagra
mas de Veitch-Karnaugh.
1) S = ABC + ABCD + ABCD + ABCD + ABCD
2) S = ABCD + AECD + AECD + ABCD + ABCD + ABCD + ABCD
+ ABUD + ABCD
3) S = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD
+ ABCD + ABCD + ABCD + ABCD + ABCD
4) S= + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD
+ + ABCD
5) S = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD
4.9.4 Diagramas com Condições Irrelevantes
Como já visto no capítulo 3, à condição irrelevante significa que para uma dada combinação das variáveis de entrada, asaída poderá assumir um (1) ou zero (0) indiferentemente. Tome
mos, por exemplo, o caso da tabela:
A B OC Ss
0 0 Oo óoa 7o 1 0 1
oO 1 1 1
1 0 O o
1 O o14 14% o
1 1 1 o
Tabela 4.20
Transpondo essa tabela para o diagrama, temos:
el B
el o oi
Figura 4.75
O símbolo é indica que nesse caso a expressão pode assu
mir valores zero (0) ou um (1). No caso de escolhermos valor ze
ro, a expressão simplificada será: S = AC + AB. oNo caso de escolhermos valor um, a expressão ficará: S = A.
Notamos que é interessante adotarmos a condição irrele
vante com o valor um (1), pois representa maior simplificação da
expressão.
Nos próximos ítens, aplicaremos esses conceitos.
129
4.10 Simplificação de Circuitos a partir de Situações
No capítulo 3, vimos como esquematizarmos circuitos a
partir de situações. Vamos complementar este estudo, simplifican
do esses circuitos.
Tomemos o item 3.2.1, no qual o 2º exemplo gerou a se
quinte tabela da verdade:
A B Vv. Vmy Vo Vm 2
oo E ó ó Eo 1 o 1 1 o
1 0 1 o o 1
1 À 1 o o 1
Tabela 4.21
Vamos transpor a tabela para os diagramas, incluindo as
condições irrelevantes:
Vv Yz
B B
s|/o |)Abi ajojo
VYm
B Yn2 B
Ei g|o
alo, aja
Figura 4.76
Nos diagramas, omitimos as letras A e B, isto porque,
onde não temos A implica em À e onde não temos B implica em EB.
Analisando o diagrama do V1, verificamos a presença do
par A, logo tomaremos à condição irrelevante como sendo zero.
A expressão simplificada de V1 será: Vi. = A
Analisando à diagrama de V>o, verificamos que é mais inte
ressante tomar a condição irrelevante como sendo um (1), pois à
expressão ficará: V, = A, devido ao agrupamento do par.
V2
par A. V,2 À
Figura 4.77
Notamos que no exemplo V1= V»>(pois, Vy= A eV,=A).
Analisando o diagrama de Vm,, notamos que este é igual
ao de V> então: Vn1 = Va = À.
O mesmo ocorre com Vm,: que é idêntico à V;1: Vm, = Vj= A
130
O circuito a partir destas expressões será:
ÀA
Figura 4.78
que a simplificação foi
temos à
—————————— Vq
Vm2
LTD>o—wvioq
Comparando-se esse circuito com o do item 3.2.1, notamos
Tomemos, agora,
significativa.
o exemplo do item 3.2.2. Neste exemplo,
seguinte tabela da verdade:
A BC Sa|Seg|Sco O O o ó Úo O 3 o o 1o 1 O o 2 ooO 1 1 o 1 o1 0 O d o or E 1 o o1 1 O 1 o o1 1 1 1 o oTabela 4.22FiguraFiguraFigura Transpondo paraBÚ o o oNTSEININ:Cc4.796 oAjJOo o oj/oE4.80 8EeE 1//0 oalo iofto(|oc4.81 os diagramas, temos:fazendo É = O, temos: Sa = Afazendo é O, temos: Sg = ABfazendo dé = 1, temos: Sc = ÀB 231
Os circuitos simplificados serão:
À R——————— SA
A
SB
B
A
*Sc
B
Figura 4.82
Tomemos o exemplo do item 3.2.3.
Temos, neste exempio, a seguinte tabela da verdade:
B CD Sa|Seg|Se|SpoO O O O o o o oo O O 1 o [) o xo o 10 [) o 1 o0 011 o o 1 o0 1 00 o 1 o oo 1 012 o 1 o [)O 110 o 1 o oE É 4 d o 1 o o1 0 0 0 1 (o) o o1 O O 1 1 o o o1 0 1 0 z o o o1 0 1 1 x o o o1 1 0 O 1 o o o1 1 O 1 1 o o o1 XY 1% 7 o o o1 1 1 1 x o o oTabela 4.23Sa: SB:Sa=a Seg = ÀBFigura 4.83 Figura 4.84132
of1jo lo
olojojo
0jo/0/0|[:B
* jojolojo
p D
Sc = ÃBC Sp = ABCD
Figura 4.85 Figura 4.86
Os circuitos simplificados serão:A> SAA sà B
A
B sc
Ss===)— .No capítulo que tratará de decodificadores e circuitosaritméticos, veremos mais aplicações de simplificação de circuitos pelos diagramas de Veitch-Karnaugh.Domy>Figura 4.874.11 Diagrama para Cinco Variáveis
AjA
Figura 4.88
Vamos verificar as regiões deste diagrama:
133
Região onde A = 1:
Fv A
E
B
Figura 4,89
Região onde B = 1º:
Aja
E
B
Figura 4.90
Região onde C = 1:
RA (A
É E CE E! E TE
Figura 4.91
Região onde D = 1:
TI A dA Tv /o
Figura 4.92
Região onde E = 1:
AJA
Figura 4.93
134
Essas regiões denominam-se hexas.
A colocação de uma condição, neste diagrama, se faz de
maneira análoga às anteriores.
Vamos, por exemplo, verificar a região onde: A=1l, B=O,
C.= 1, D=0eE=0O, ou seja, ABCDE:
p p À A
E €
no mf
Cc É
T
E' É E EL E IE
E
Figura 4.94
Para efetuarmos a simplificação num diagrama de cinco va
riáveis, devemos tentar agrupar primeiramente em hexas, em se
guida em oitavas, em quadras, em pares e por último em termosisolados.
Para visualizarmos melhor as hexas, oitavas, quadras e
pares devemos enxergar o diagrama da esquerda sobreposto ao dadireita, desta forma:
OITAVA aE< W FoOLE
o SABRm QUADRA
PAR
Figura 4.95
Podemos visualizar, por exemplo, que o par, a oitava e a
quadra formam-se nos 2 planos.
Vamos, agora, fazer à transposição e a simplificação databela da verdade:
COcCoooocooooOoOoo|» PpPLEPLOOOOODOOO([(U OOoOoOoFr=[pFroooolNn PLOQPRHOOFHFOO|U
POrFOPOrRO
FOFO
|H
oOrpvrrPorrroOo"r|,n
Tabela 4.24 (parte)
135
erpoupprpproppryrpppropprLOoOoOOO
|»
rmp[
[EE
EL
LL[LHNOOOOOOOOLHEHH|O
rPrErHIFOOOOFHEEIPOOOOrFEESHE|[O Peoorroorroorroorroo|y FPOLNOPOFPOFOPOrFOrLOrPrOor=O|m PREREIOOOOOrHFEOOOOoOOOrHreO|wWn
Tabela 4.24
Transpondo para o diagrama, temos:
ee par ABDEpar ABDE
Pl
ml
o
par ACOE
quadro ABC
dE
ml
por ABDE
par ABCD quadra CDE
Figura 4,96
Temos, então:
CDE
2 quadras: ABC
ABDE
ABCD
5 pares: ABDE
ABDE
ACDE
A expressão minimizada será:
S = CDE + ABC + ABDE + ABCD + ABDE + ABDE + ACDE
136
4.11.1 Exercício Proposto
Desenhe os circuítos minimizados que executam as saídas
S,esS, da tabela da verdade:
o o
PEPREHEELPEWPELYWHÂpHLLLH
EL
HÂUWHODOOOOOOOO0OOOOOOO|yp
PrrEEEPHLHOOOOOOOOrRFErRPPEHHOO0OO0OO0OO0Oo0O|
ty
FIrILIPOOOOrRNHLEPOOOOFRFHPOOOOEHEPrErHHEHOOOO|
NA
EF
FO
O
O
Oq
Pp
QOe
EO
OPey$pOOFPrrFoopPrPPOoOOoOFFOO|[U
HPOSNOHLOPONLOLOrFOFOLOFPOMLOrLO[(LOLOrFPOrFO|mFOPHFOrFOOHFORHOPOOrPFPOrFHLOLHOHFOrFRPOrHOPÍN
RWEERELEPEERELOLSOLNAPFLO
NSOLPOLrESPAEPDEr|
un
Tabela 4.25
4.12 Casos que não admitem Simplificação
Vamos analisar o caso da expressão: S=AB+AB
Vamos tentar simplificar a expressão por meio do diagra
ma de Veitch-Karnaugh.
Figura 4.97
137
Pode-se notar que não podemos agrupar termos, logo temos
que tomar dois termos isolados, significando quea expressão já
foi dada na forma minimizada.
S=AB+AB + expressão do circuito OU Exclusivo: S=AQB
outro caso notável é o da expressão: S =aAB+ AB
No diagrama, temos:
Figura 4.98
Podemos verificar que esse é um caso análogo ao anterior,
logo a forma minimizada da expressão será:
S=aAB+ AB S=AQB=ADB
Vamos, agora, analisar os casos dos circuitos Ou Exclusi
vo e Coincidência para 3 variáveis:
Si = AQBOC S2= AQBOC
Passemos as expressões para a tabela da verdade:
A BC s87|Sp0 0 0 o oo o 1 1 1o 1 0 1 1o 11 o o1 0 O 1 11 0 1 o o11 0 o o111 1 2Tabela 4.26Podemos notar que Se S, são iguais e não admitem simplificação:Ss, B S, BFigura 4.99E; S=AQBQOC = AOBOCPodemos, efetuando o mesmo procedimento, mostrar que para 4 variáveis temos:S=A B Cc D = A(ÇDB O ev OP138
Para 5 variáveis temos:
S= ADBOCODOÁOE = AQBOC COPOE
Se estendermos veremos que: para um número par de variáveis, temos a função OU Exclusivo como sendo o complemento da
função Coincidência e para um número ímpar de variáveis, temos
a função OU Exclusivo como sendo igual à função Coincidência.
4.13 Outras Formas de Utilização do Diagrama de Veitch-Karnaugh
4.13.1 Pelo Complemento da Expressão
Significa tomarmos os casos onde a expressão é nula (os
zeros do diagrama). Desta forma, teremos o complemento da fun
ção S, bastando, apenas, inverter a saída.Isso nada mais é que utilizarmos o teorema de De Morgan.
Para exemplificar essa situação, vamos utilizar a tabela da verdade:
A B
PLEMHOOOO PHOOHHOO
rFOPOFrOHHO|N
PrEPEEBIEOP
PO|
th
Tabela 4.27 Figura 4.100
Pelo método já conhecido, temos: S = A+C. —-
Podemos agrupar também os zero, determinando; S=
Aplicando De Morgan temos: S =(A.0)= A:CqUeéa
ma expressão.
3
>|
tn
o!
e
4.13.2 Pela Forma da Apresentação
Ao invés de representarmos o diagrama, dividindo-o em regiões, como visto até aqui, podemos representá-lo de uma forma
análoga, conforme a figura:
ço
AB oo os n 10
OO|0000|0001|0071|001001|0100|0101 ou oon 1100|1101 mi 111010 1000|1001 1011 1010Figura 4.101Nessa figura, é mostrada a disposição da tabela da verdade no diagrama. 139
Pode-se reparar que este nada mais é que o mesmo diagra
ma já conhecido, sendo as formas de agrupamentos análogas.
Tc ec
OD Or qoo o1/|n o
22oo oo E
E“o or
vB
oo|o no NS asFigura 4.1024.14 Quadro Resumo1) Diagramas de Veitch-Karnaugh2 variáveis: êBjB AN O |R oA 13 variáveis: - AgeB B DO O! UU OA oh 1[= c €4 variáveis:5 variáveis:140
co o!
2) Casos que não admitem simplificação:
OU Exclusivo:
Coincidência:
número par de variáveis
número Ímpar de variáveis
Exemplos:
Ss
Ss
>=
= AQDB
= AB
função OU Exclusivo complementar à
função Coincidência.
função OU Exclusivo igual àCoincidência.
2 variáveis: ADE = AQB
3 variáveis: AGQBOC = AQBQOC
aQBOC - FOIOS
função
141
CAPÍTULO 5
CIRCUITOS COMBINACIONAIS - 22 PARTE
5.1 Códigos
Temos vários códigos dentro do campo da Eletrônica Digital. Existem condições em que a utilização de um código é vanta
josa em relação a outro. Vamos, neste tópico, descrever os códi
gos mais utilizados.
5.1.1 Código BCD 8421
Vamos iniciar explicando o nome deste código:
A sigla BCD representa as iniciais de Binary Coded Deci
mal, que significa uma codificação do sistema decimal em binário. Os termos seguintes (8421) significam os valores dos algarismos num dado número binário, que conforme estudado no capítu
lo 1, representam respectivamente: 23, 22º, 2! e 20,
A formação deste código, por nós já conhecida, é:
Decimal BCD 8421
o 0 O O O
à oO O O 1
2 0 O 1 O
2 O O 1 1
4 o 1 0 0
= O 1 O 1
6 o 1 1 O
7 oO 1 1 1
8 1 0 0 0
2 1 0 O 1
10 1 0 1 O
11 1 0 1 1
12 1 1 0 O
13 de do É14 1 1 3% O
15 2 142 4 2
Tabela 5.1
O número de bits de um código é o número de dígitos binários que este possui. Chamamos de bit a um dígito binário
(Binary Digit). Notamos, então, que o código BCD 8421 é um códi
go de 4 bits.
5.1.2 Código Excesso 3
Esse nada mais é do que a transformação do número .deci
mal no binário correspondente, somando-se três unidades.
Exemplo: 0,9 = 0000 > somando-se três unidades, temos: 0011
A formação do código é:
142
Decimal Excesso 3 |
A B C D
o 0 O 1 1
1 O 1 0 O
2 o 1 O 1
3 o 1 1 O
4 o 1 1 1
3 1 0 0 O
6 1 O O 1
É +31 à 1 O
8 rF O 1 1L
s 1 1 0 O
Tabela 5.2
Este código é utilizado em alguns casos nos CircuitosAritméticos.
5.1.3 Outros Códigos BCD de 4 Bits
Existem vários outros, dentre os quais vamos destacar:
BCD 7421, BCD 5211 e BCD 2421.
A regra de conversão destes códigos para o sistema deci
mal é análoga à vista para o BCD 8421.
Por exemplo, no código BCD 7421, o número 1001 será igual
a: 7x1+4x0+2x0+1x1=8,,. Esse mesmo número nocódigo BCD 5211 será igual a: 5x 1 + 2x O + 1x 0 + 1x 1=610
No código BCD 2421, esse número será igual a: 2 x 1 + 4 x O +2x0+1x1=37109.
As formações desses códigos são mostradas na tabela:
Decimal|BCD 7421|BCD 5211|BCD 2421o 0000 0000 00002 0001 0001 00012 0010 0011 0010Zz 0011 0101 00114 0100 0111 01005 0101 1000 10116 0110 1001 21100z 1000 1011 11018 1001 1101 11109 1010 21111 1111Tabela 5.35.1.4 Códigos BCD de 5 BitsDestacaremos apenas os dois mais importantes:1 - Código 2 entre 5Trata-se de um código que possui sempre 2 bits iguais a1, dentro de 5 bits. Sua formação é: 143
Decimal
VOJSAUPUNHIHO HOOOPRHPOOGO OLOOrPOOorrO
OO
FPOOrFO=|rP
Ore|[O
COOoOHOoEOPr
ObPLPe|H
Tabela 5.4
2 - Código Johnson
Trata-se de um código que será utilizado na—construçãodo Contador Johnson. Sua formação é:Decimalo = n o =VONGUNUBRQNP PHEHIEIPDPDOOOOO|y» OrMEDSILOOOO OOFHEHHOOO COoOrHESHOO COOoOtHEELIOTabela 5.55.1.5 Código 9876543210Este código foi bastante utilizado na época em que ossistemas mostradores de algarismos eram válvulas eletrônicas (Nixie e Numitron). Algumas dessas válvulas possuíam cada algarismo composto por uma placa ou filamento, arranjado apropriadamente no formato do número.Notamos no código, que em 10 saídas somente uma vale 1em cada caso, acendendo assim o algarismo correspondente. A formação deste código é vista na tabela:
z 4 3voDecimal
o
DCOJVNAURUNH
POODOOOOOOO
OrFroooooooo|m
ODOFROOOO0OOOO
ODOOrFrHOOOOOOj& OCOoOorooooojuw
OOoOOoOoOrFroooõo OOOOoOoOooOoírHOOO
OOCOoOoOoOoOoroOo|Nm CoOoOoOoOooooorojl= ODOOODOoDOoOoOOr=jilo
Tabela 5.6
144
5.1.6 Código Gray
Sua principal característica é que de um número à outro
apenas um bit varia. Sua formação é:
Decimal Gray
A B C D
o oO O O O
1 oO O O 1
2 O O 1 1
3 0.0 1 O
4 oO 1 1 0
5º oO 1 1 1
6 o 1 0 1
7 o 1 0 O
8 1 1 0 O
= 1 1 O ii
210 1 1 3 À&
11 1 1 1 O
12 1 0 1 O
13 1 O 1 1
14 3 É O d
15 1 0 O O
Tabela 5.7
O código Gray, transposto para o Diagrama de Veitch-
Karnaugh, apresenta a seguinte ordem de colocação:
Cc E
= 8zo) 37|6 B
9 /io|u
A =1/19/13 /P]|B
vj o |op
Figura 5.1
5.2 Codificadores e Decodificadores
Vamos, agora, tratar de circuitos que efetuam à passagem
de um determinado código para outro.Primeiramente, vamos fazer uma análise do significado das
palavras: codificador e decodificador. Para tanto, vamos utili
zar o exemplo de uma pessoa de nacionalidade francesa, conver
sando com outra de nacionalidade brasileira através de um tradutor:
Idioma — TRADUTOR =— IdiomaFroncês Português
Figura 5.2
O tradutor fez o papel de um decodificador para à pessoa
que entende português, logo esse elemento irá considerá-lo um
145
decodificador, pois, está passando de um código desconhecido (oFrancês) para um código conhecião (o Português).
Para a pessoa de idioma francês, o tradutor faz oO papel
de um codificador, pois está transformando uma linguagem conhe
cida sua para uma outra.
Vamos utilizar como outro exemplo, uma pessoa dando entrada de dados a uma máquina, através de um sistema.
Entrado de dados: saída de doados:——>| SISTEMA =>Código decimal STEM Código Binário
Figura 5.3
Para à pessoa, o sistema será um codificador, pórem para
à máquina esse será um decodificador.
Desses exemplos, podemos concluir que os termos codifi
cador e decodificador, diferenciam apenas pelo referencial, ou
seja, se no 1º exemplo, tomarmos como referência a pessoa doidioma português, o tradutor será um decodificadore se tomarmos
como referência a pessoa de idioma francês, o mesmo será um codificador.
5.2.1 Decodificador BCD 8421 para 9876543210
Vamos montar à tabela da verdade do circuito no qual as
entradas são bits do código BCD 8421 e as saídas são os respectivos bits do código 9876543210.
BCD 8421 Código 9876543210
A B C D| SS, SgS7SgS5S4K4 S35S2 S1 SO
O O O O|0 O O O O O O O O 1o o 0 1/0 0 0 0000010O O 1 0/0 O O O O O O 1 O OO O 1 1 |/0 O O O O O 1 O O OO 1 0 0/0 O O O O 1 O O O OO 1 O 1/0 O O O 1 O O O O OO 1 1 0/0 0 O 1 0 O O O O OO 1 1 1/0 O 1 0 O O O O O O1 0 0 0/0 1 O O O O O O O O1 0 0 1/1 0 0 0 0 0 00001 01 0/6 SS é é ó ó óó ó ó1 01 1/68 6 é ó ó é óbEó ó11 0 0/6 6 ó óó óó ó óo o1 1 0 1/6 6 dó dó ó é dó ó GH1 1 1 0/68 É dó SE Só Só1 11 1/68 $8 6 é óó Só é óTabela 5.8O código 9876543210 não possui números maiores que 9, noentanto, o código BCD 8421 possui 16 possibilidades, portanto,tanto faz o valor assumido nas possibilidades excedentes, vistoque, quando passarmos do código BCD 8421 para o código 9876543210estas não irão ocorrer. Na tabela, colocamos condições irrelevantes para essas situações.146
Da tabela da verdade extraímos as seguintes expressões:
Ss, = ABCD Sg = ABCD
sS,= ABCD S, = ABCD
S;= ÁBCD : Sg = ABCD
S,= ABCD Sa = ABCD
S = ABCD “so = ABCD
Transpondo cada saída para um diagrama de Veitch-Karnaugh,
obtemos as seguintes expressões simplificadas:
s = ABCD S5, = BCD
s,= ABCD Ss = BCD
s,= BCD S,7 = BCD
S;= BCD Sg = AD
s,= BO Ss = AD
5.2.2 Decodificador BCD 8421 para Excesso 3
Analogamente, montamos a tabela da verdade:
BCD 8421 Excesso 3
B CD Ss; S2 81 S&S
0000 o o 1 (OD0 001 o 1 o %0 010 O 2 O 1o 011 o 1 1 00100 O 4 1 101 01 1 0 0 Oo 110 1 0 O 1
Oo 111 1 0 1 O1 0 0 0 2 9 1 1
1 0 0 1 1 1 0 O1010|É $ é 51011 |&É$ 8 é é1100|É $ É &11 01|É$ É É é1110|6 d $ 611112|6 $ $ éTabela 5.9Podemos notar que o código Excesso 3 é utilizado aqui para representar até o algarismo 9. As outras possibilidades possíveis do código BCD 8421 não irão ocorrer, logo, para estas condições a resposta torna-se irrelevante.Da tabela extraímos as expressões:Sa; = XBUD + ABCD + ABCD + ABCD + ABCDSs: = + ABCD + ABCD + ABCD + ABCDss. + ABCD + ABCD + ABCD + ABCDSo = + ABCD + ABCD + ABCD + ABCD 147
Para simplificarmos as expressões, vamos utilizar O
grama de Veitch-Karnaugh:
Figura 5.4
Temos: 1 oitava À
2 quadras BD e BC
.-”. Sa= A + BD + BC
Figura 5,6
Temos: 2 quadras CD e CD
TD + CD
soc
O circuito decodificador
Je. Sie
ESou
a à e E Tt
Figura 5.8
148
dia
Sa:
Figura 5.5
Temos: 2 quadras: BD e BC
1 par : BOB
.*. S,=EBD+EC+ EBD
mn o:
Figura 5.7
Temos: -1 oitava D
No circuito, ao ser aplicado o código BCD nos terminais
de entrada A, B, C e D, teremos nos terminais de saída S.,, Sa
S, e S,, o código Excesso 3.
5.2.3 Decodificador Excesso 3 para BCD 8421
Agimos da mesma maneira:
Excesso 3 BChD 8421
A B C Sg Sy S2 S1
OPOPOP[OPROFVOHOFOr|
O
OOOFPEIS|LEP
FHIHOOOOO
CoOoOrrtrlLoooOorErErO
FOOLRBO/
OPHOOHFPOOP
ACESSA
EA/
LrLoOoOOoOoOOoOoOoO
AOS
eese/oortrFEpFrHIOOOO SESC/OOrHHOOFHOO SS//POLOFOFPOPOTabela 5.10Notamos que no código Excesso 3, os números 1101, 1110,1111, 0000, 0001 e 0010, não representam algarismos de O a 9, porém, são possibilidades também possíveis de que quatro entradaspodem assumir. Nesses casos, podemos notar que a saída para essas possibilidades é irrelevante, visto que, essas não constamno código. As expressões extraídas da tabela da verdade são:Sg= ABCD + ABCDSy= ABCD + ABCD + ABCD + ABCDS2= ABCD + ABCD + ABCD + ABCDS;,= ABCD + ABCD + ABCD + ABCD + ABCDVamos simplificar essas expressões mediante a utilizaçãodos diagramas de Veitch-Karnaugh. Na colocação, devemos sempreachar a região indicada pela possibilidade assumida pela entrada, e, nesta região, colocar o valor assumido pela saída.Transpondo para o diagrama, temos:S gi Temos: 1 quadra AB e1 par ACD.*. Sg= AB+ ACDFigura 5.9 149
Figura 5.10
Temos: 1 quadra ED
2 pares “ACD e BCD
Sy=BD+ ACD+ BCD
Ss: Cc
Figura 5.12
Figura 5,11
Temos: 2 quadras CD e CD
.“. S,.= TD+ CD
ou S,=CQOD
Temos: 1 oitava: D
". Sy=D
O circuito deste decodificador será:ÀBE e——
A e———
E —)Dem————
: PD=à e—Ceasa]bp e—HA
Ss
OD sa
Figura 5.13
150
D» s
Se no circuito, aplicarmos nas entradas A, B, C e D, o
código Excesso 3, teremos nas saídas SÊ, S,, S, e Sn o código
BCD 8421.
5.2.4 Decodificador BCD 8421 para 2 entre 5
Agimos analogamente aos casos anteriores, montando pri
meiramente a tabela da verdade:
BCD 8421 2 entre 5
B C D Shy S;3 Sr S1 So
oO O 0 O o o o 1 1
o S o E o o 1 o 1
0 O 1 0 o o 2 1 o
o & TI É o É o o 1
oO 1 0 O o 4 o 1 o
oO 1 0 1 o 1 d O o
& 1 3 1 o o o 1O il ll 4X 1 o o 1 o
1 0 O O 1 o 1 o o
1 0 O 1 2 1 o (o) o
1 0 1 0 $$ E E É É
1 01 1 é 6 6 É1 1 0 0 Sd E É é
1 1 0 1 é é E $$ IÉ
1 110 s HE E $$ é2 2 2 6 é do é É
Tabela 5.11
Pelo mesmo motivo já explicado anteriormente, as saídas
podem assumir condições irrelevantes, para os casos em que o
código BCD 8421 apresenta arranjos de entrada, que não represen
tam, no código decimal, algarismos de O a 9.
As expressões das saídas, extraídas da tabela são:
o +
+
+
+
de
FBCD
ABCD
ABCD
ABCD
+
+ +
ABCD + ABCD + ABCD
+ +
+ +
ABCÓ + ABCD
ABCD+ABCDABCDABCDABCDABCDTranspondo as expressões para os diagramas, temos:Figura 5.14Temos: 1 oitava A1 quadra BC.“. S,= A+ BC S,3ºFigura 5.15Temos: 2 quadras BC e aAD1 par BCD.*. S;=BC+AD+ECD
151
Figura 5.16
Temos: 1 quadra AD
2 pares BCD e ACD
.-". S,.= AD+BCD+ ACD
Figura 5.18
O circuito será então:
Figura 5.17
Temos: 3 pares ABD, ACD e BCD
S = ABD + ACD + BCD
Temos: 3 pares ABC, BCD e BCD
- Sq = ABC + BCD + BCD
om
om
pp
pn 2
Figura 5.19 (parte)
152
DOP
DUOOMOW
O
>
00mM
O
>
j f S2
Ss
So
153
BSOEEOBATO
BESO
BT
ASARO
1BO
ERES
S2 8)
AAÉEOBRO
A
SÉSHÉATO
ROB
ANÉA
AH
AO
RAROS
5
RE
SOBRBOORSOIA
EANES
SENHAS
SO
BASSO
SENSE
Sh
Código BCD 8421
Ss
ÉSEEOBRO
OSSO
ORO
ABRE
HÃO
O
BEM
ESET]
SEEC
OMOHOHOHOHOHOHOHOHOSOTOHOHOTOHO"
Oo
ODOOSHOO4MHOOHMHOOHXHHOOHHOOHHMOOXNHOOHHAOOOOCHAHHHHOOOOHHHHOOOOHHAHHOOOOrHHACOCOOOOOOoOtAArmímASHHOOOOOOOOHAmnHAAmMHAA
2 entre 5
A B CC D E
<no
<00o
0090
<mo
nNUO0
N0O
OOOOOOOOOO0COO0OOO0OOOHMHAAAHAAºSHAMAAAAAH
5.2.5 Decodificador 2 entre 5 para BCD 8421
Figura 5.19
Tabela 5.12
O código 2 entre 5 é apenas um grupo de 10 números dentre as 32 possibilidades que se podem formar com 5 bits.
As condições irrelevantes ocorrem onde à entrada não cor
responde a uma condição do código 2 entre 5.
As expressões extraídas da tabela, são:
Sg = ABCDE + ABUDE
Sy, = ABCDE + ABCDE + ABCDE + ABCDE
S, = ÁBCDE + ABCODE + ABCDE + ABCDE
+S, = ÁBCDE+ABCDE + ABCDE + ABTCDE + ABTUDEVamos simplificar as expressões, utilizando os diagramas:Sg* ”o A|Agigijojdgjojg|o Ccojg/g|gB gsiojlg|oEFigura 5.20Temos: 2 oitavas AB e AC7. Sg=AB+AC > >Figura 5.21Temos: 4 oitavas BD, BC, AE e AD.”. S4,y= BD+ BC+AE+ ADSa: o ER a Do|gF))goFigura 5.22Temos: 4 oitavas AE, AD, CD e BE se S,= AE+ AD+ BE+ CD
154
| PD
Figura 5,23
Temos: 3 oitavas AD, AD e AB
““. Sy=AD+AB+AD
Dm"
tiia]———IAEs—————e——A e—D e—————E e—e————
e—D———
Figura 5.24 (parte)
Dr ONLA
Ss2
155
)
) se(1
Figura 5.24
5.2.6 Decodificador BCD 8421 para Johnson
BCD 8421 Johnson
A B D Sá S3 So Si So
0 0 00 o o o o o
oO O O à o o o o 1
0 O 1 0 o o [o 1 21
o O 1 1 o o 1 1 d
o 1 00 [) 1 1 d 1
O 1 O 1 z É 1 1 1
oO 1 1 O ad 1 12 a o
o 1 1 1 d FÃ de o [*
1 oO & O L à o o o
12 O O 1 1 o o (o) o
1 0 10 g E E GE É
1 0 11) s É E é $$
1 1 00 ds HE E É É
1 1 01 dó É É É1 110 6 E E É é1 1 11 6 E E E É
Tabela 5.13
Da tabela, tiramos as expressões:
Ss. = + + ABCD + ABCD
Ss; = + + ABCD + ÁBCD
Sa = + + ABCD + ABCD
s,= + + ÁBCD + ABCD
Ss". = + + ABCD + ABCD + ABCD
Temos: 1 oitava A
2 quadras BC e BD
.“. S,=A+BC+BED
Figura 5.25
156
Figura 5.26
Temos: 1 oitava B
1 quadra AD. Sç=B+AD
Figura 5,28
Temos: 3 quadras BC, BC e CD
.“. Sy =BC0+ EB+CD
O circuito será então:
o
65
nº
00)
on
ne
ne
o0naorooms
Figura 5.30
Figura 5.27
Temos: 1 oitava B
1 quadra CD
.". Sa =B+ CD
Figura 5.29
Temos: 2 quadras BC e BC
1 par ACD
.*. SQ=BC+BC+ ÃCD
157
5.2.7 Decodificador Johnson para BCD 8421
Johnson
A B
BCD 8421
Sg Sá So So
PrrEHeVCVDEHEÂHÊPpÍYLHÂLLL
HLOOOOO0OOOO0OO0OO0OO0OO0000O0
PrELEE
ELE
ELOODOOOOOOLLPEPprLrILHEHLHOOOOOOOO
r[HrEEL[LOOOOFEPPOODOOOFPEFPIOOOOPEPSHFOOSOOO|
O
PLOOPBPOOFHOOPHOOPPOOFPHIHOOHEHHOOPrPtPOO|OD
POPOHOHO
RO
FOFVOFOHFHOFOMHWHOLNOFOLVOPOFO|H
ODOOSOSSSE
POLE
S6EeSrtosaeas6eeeaoeasoeoo
PLISErFOAseeoeaseseaseoroesseesoesosesosoo
OFAÊLSSESSOASAAEERERSOOASESÉR-[
Oq
oo
PFPOSRFPEÉSSASSÉOSASASEErP
OSS
os|[<dSesoert
o
Tabela 5.14
apresenta apenas 10 elementos, porém, com 5 variáveis
Assim como no caso do código 2 entre 5, o código Johnson
podemos
formar 32 possibilidades diferentes.
dade:
158
Nos casos onde à entrada não corresponde a um
do código Johnson, a saída
Temos as seguintes
Sg = ABCDE
Sy = ABCDE
S2 = ABCDE
S] = ÁBCDE
ABCDE
ABCDE + ABCDE
ABCDE + ABCDE
ABCDE + ABCDE
elemento
será irrelevante.
expressões, tiradas da tabela da ver
+ ABCDE
+ ABCDE
+ ABCDE + ABCDE
Simplificando, temos:
S gi D TA D
elejleilo ejfelelo elolojo
se
lee
Temos: 1 oitava AC
.“. Sgç = ACT
D F A D
Figura 5.32
Temos: 1 oitava BC
.º. S.=BC
Ss -»! >
Figura 5.33
Temos: 3 oitavas CD, BDe DE
.*. S,=CD+BD+DE
Sr F|a
Figura 5.34
Temos: 5 oitavas AB, AE, CD, BC e DE .'. s,- AB+AE+CD+BC+DE
2159
O circuito será:
mo
09
con
om
mo
no
cn|Figura 5.355.2.8 Decodificador BCD 8421 para Código Gray
Tabela 5.15
160
BCD 8421 Gray
B C D S3 S S7 SS,
0 0 O O o o o o
oO O O 1 o o o 1
0 01 0 o o 1 10 O 11 o o 1 oo 1 0 0 o 1 1 o
O 1 O 1 o É 1 1
O 1 1 O o 1 o d
O 1 1 1 o 1 o o
1 0 O O 2 1 o o
1 0 O ii 1 1 o 1
1 0 1 O 1 À 1 1
1 0 1 1 1 1 1 o
1 1 0 O 1 o 1 o
1 1 0 1 dd o 1 1
1 1 1 O + o o dd
1 1 1 1 4 o o o
Da tabela acima tiramos as expressões:
S 3= ABCD + ABCD + ABCD + ABCD
S 2= ABCD + ABCD + ABCD + ABCD
S = ABCD + ABCD + ABCD + ABCD
S9= ABCD + ÁBCHD + ABCD + ABCD
+
+
+
*
ABCD
ABCD
ABCD
ABCD
+ ABCD
+ ABCD
+ ABCD
+' ABCD +
+
+
+ ABCD+ABCD
ABCD+ABCD
ABCD+ABCD
ABCD+ABCD
Transpondo para o diagrama, temos:
Figura 5,36
Temos: 1 oitava A. Sg=A
Figura 5.38
Temos: 2 quadras BC e BC
e. 8
ou 81
BC + BC
B OC
82: Cc
Figura 5.37
Temos: 2 quadras AB eaAB
."“. Sa= AB + AB
ou S,=A OB
So
Figura 5.39
Temos: 2 quadras CD e<€TD
Ce So
ou So
CD + CD
cepu
,
Com às expressões vamos montar o circuito decodificador
do código BCD 8421 para o código Gray.
A 8B CD
Figura 5.40
No circuito, entrando com o código BCD 8421 em ABCD,
teremos nas saídas S;3, S27 S, e Sq o código Gray, sendo S; o bit
mais significativo.
5.2.9 Decodificador Código Gray para o BCD 8421
Vamos montar a tabela da verdade:
161
Código Gray BCD 8421
A BC Sg Só So
o O 0 O O O O O
O O O 1 O O O 1
O O 11 0 O 1 Oo 010 O O 1 1
Oo 11 O O 1 0 O
O 1 1 1 o 1 O 1
Oo 1 01 O 1 1 O
O 1 0 0 O 1 1 111 0 O 1 0 O O
1 1 0 1 1 0 O 111 1 1 1 O 1 O
1 11 00 1 O 1 1
1 0 1 0 1 1 06 O
1 0 11 1 1 0 1
1 0 0 1 1 1 1 O
1 0 00 12 1 1 1
Tabela 5.16
Devemos lembrar que à colocação no diagrama de Karnaugh
se faz de acordo com a possibilidade assumida pelas variáveis de
entrada.
Vamos escrever as expressões extraídas da tabela da ver
dade:
Sg = ABCD + ABCD + ABCD + ABCD+ABCD+ABCD+ABCD + ABCD
S, = ABCD + ABCD + ABCD + ABCD+ABCD+ABCD+ABCD.+ ABCD
S, = ABCD + ABCD + ABCD + ABCD+ABCD+ABCD+ABCD + ABCD
S, = ABCD + ABCD + ABCD + ABCD+ABCD+ABCD+ABCD + ABCD
Vamos simplificar as expressões através dos diagramas:
c " CcSai Su?
o p
Figura 5.41 Figura 5.42
Temos: 1 oitava A Temos: 2 quadras AB e AB
o Sea JC. SW=AEAB+ ABou S =AQB
162
Sa:
Temos: 4 pares ABC, ABC, ABC e
.“. S,=ABC+ ABC + ABC + ABC
Figura 5.43 x x
” e——— ——Fatorando a expressão, temos: S,=aA(BC+ BC) + A(BC + BC)
Lembrando que: KY + XE = X O Y, podemos escrever:
S,= AX+AX=AOX, . Sa=AQBOCSi c
1
o
Figura 5.44
Sir= AQBOCOD (vide capítulo 4, expressões que
não admitem simplificação).
O circuito será então:
a - Ss
— —— :=pDPFigura 5.45mrO
OP
5.2.10 Decodificador para Display de 7 Segmentos
O display de 7 segmentos possibilita escrevermos núme
ros decimais de O à 9 e alguns outros simbolos que podem serletras ou sinais. A figura representa- uma unidade do display.
163
Figura 5,46
Aplicando-se nível 1 de tensão num dos segmentos, esteacenderá,
Para podermos montar a tabela da verdade iremos, agora,fazer uma análise de cada caso:
a— Para formarmos o algarismo zero, necessita+ l» mos nível 1 nos segmentos a, b, c, d, e e £,ja ficando em nível zero o segmento g.
lo algarismo 1 > b=sc=1l1
Ie
— algarismo 2 + a=b=sd=e=g=1lso) .a
— algarismo 3 + a=b=sc=degs=lLe
—4):
algarismo 4 + b=sc=f=g=lTale|
qe algarismo 5 + a=c=d=f=g=)”— le
E.
fd, algarismo 6 + a=c=d=e=f=g=l
ela fe
são:
lp algarismo 7 + a=b=c=l
le
Cc
algarismo 8 + a=b=c=d=e=f=çg=l
.
FF TT
E| == algarismo 9 + a=b=c=d=f=g=1lvv
164
Vamos, agora, montar à tabela da verdade, para fazer umdecodificador que escreva em um display, o equivalente à decimal
do código BCD 8421:
Decimal Código para 7 segmentos
a b c àd e f£f q
o 1 14 2 % E LL
1 O 1 1 0 O 002 1 1 0 1 1 O 1
3 1 1 1 1 OQ O 1
4 O 1 1 O O 1 1
5 3 O) 1210 ) A
6 1 O 1 1 1 1 1
F 1 1 1 0 O O O
8 4 1 d 4 34 1 A
e 24 1 242 1 O 1 3
Tabela 5.17
A tabela da verdade completa será:
Decimal BCD 8421 Código para 7 segmentos
A B C D a b cc dàd e fg
o 0 0 0 O 1 1 4 2% 31 LO
1 oO O 01 O 1 1 0 O O O
2 0 010 1 1 O 1 1 O |3 0 O 1 1 12 1 1 1 0 O 1
4 o 1 00 O 1 1 O O 1 1s O 1 0 1 1 O 1 1 O 1 1
6 Oo 1 1 O 1 O 1 1 1 1 1
7 O 1 1 1 1 1 1 0 O O O
8 1 0 0 0 1 14 1 1 LA
= 1 0 0 1 1 1 1 1 0 1 1
1 0 1 0/6 é é é é óó1 0 1 1/68 é é é é ó É11 0 0/6 é é ó ó ó óá1 1 0 1/68 é é é bd ó é
2 1 1 0/6 é ó é ó ó É11 11/68 6 6 é é é é
Tabela 5.18
Transpondo para o diagrama, temos:
a: oo
a=aA+C+BD+ED
Figura 5.47 (parte)
165
à: e: Es
A
d = A+BD+BC+CD+BCD e=BEBD+ CD £ = A+CD+BC+BD
gs
g=aA+ BI + BC + CD
Figura 5.47
Temos às seguintes expressoes simplificadas
a=A+C+BD+BD + a=A+C+BODb=B+CD+CD * b=B+CQODc=T+B+D
d=A+ BD + EBC + CD+ BCDe=BD+ CDf=A+ CTD+ BC + BDg=aA+B +B +CD + g=A+CD+BOCO circuito será então:omOhFigura 5.48 (parte)
166
nO
O
D> |DmDAOpoO(7mo
o
oo ==>——
Figura 5.48
Com um display de 7 segmentos podemos formar, além dos
dez algarismos, alguns caracteres que nos possibilitem sinalizar
alguma particularidade. Isto ocorre porque se utilizarmos um
código de 4 bits poderemos formar 16 possibilidades diferentes,
restando, então, 6 para esses caracteres. Para exemplificar, va
mos formar alguns caracteres:
+ para indicar sinal negativo
+ para indicar erro
*+ este é utilizado em alguns casos para mostrar registro de dado nas memórias.
Figura 5.49
167
e outros:
Figura 5,50
Podemos formar um codificador com outros caracteres, pa
ra isto, agimos analogamente, verificando para cada caso quais
segmentos que devem acender, montando assim à tabela da verdade.
Neste exemplo, foi considerado, para maior facilidade,
que o segmento acende quando aplicamos nível 1 de tensão, porém,
existem displays que irão acender quando aplicarmos aos respecti
vos segmentos nível zero.
Para formarmos este segundo tipo de decodificador basta,
na tabela da verdade, invertermos os níveis de saída e obtermos
o novo circuito.
5.2.11 Exercícios Propostos
Elabore os seguintes decodificadores:
1) Decodificador do código GRAY para o decimal visualizado em um display de 7 segmentos.
2) Decodificador do código GRAY para o código Excesso 3.
3) Decodificador do código 2 entre 5 para O GRAY.
5.3 Circuitos Aritméticos
Dentro dos circuitos combinacionais, encontramos alguns
muito importantes, trata-se dos Circuitos Aritméticos. Estes
são muito utilizados na ULA (Unidade Lógica Aritmética) dos com
putadores. Neste tópico, trataremos dos principais circuitos aritméticos.
5.3.1 Meio Somador
Antes de iniciarmos o assunto, vamos relembrar alguns
tópicos importantes da soma de dois números binários:
LL transporte
Após essa breve introdução, vamos montar uma tabela da
verdade da soma de 2 números binários de 1 algarismo:
Ts + transporte de saída
A B|S| Ts
o o |/ojo (0+0=0 + Ts= 0)
o 1/1 /o0o (O0+1=1 > Tse=0O)
1 O 1 o (1+O0O=1 + Tg = O)1 1 /0o Xl (1 +1=0 + Ts=1)
Tabela 5.19.
168
Representando cada número por 1 bit, podemos, então, montar um circuito que possui como entrada A, B e como saída, à so
ma dos algarismos (s) e respectivo transporte de saída (Ts).
As expressões caracteristicas do circuito são:
S = AQB
Tg = AB
O circuito a partir dessas:
poTrICIOO oºTT <—— SOMA
pe
o
| | | | ! | [ | LL
Figura 5.51
Esse circuito denominado Meio Somador é também conhecido
como Half Adder, termo derivado do idioma inglês.
5.3.2 Somador Completo
O Meio Somador possibilita efetuar a soma de números Dbinários com l algarismo. Para se fazer a soma de números binários
de mais algarismos, esse circuito torna-se insuficiente, pois, não
possibilita a introdução do transporte de entrada proveniente dacoluna anterior. Para melhor compreensão, vamos analisar O caso
da soma:
t
1
1
1
1 1 1
, , 1
' '
' | T58=1] Te=1
É
!!
1
IcoL. Slcor.4/CoL.3ICOL.21COL.1 É
1 |
1 !
' '
1 t
| t
A coluna 1 tem como resultado um transporte de saída
igual à zero. À coluna 2 tem como resultado zero e um transporte
de saída igual a l. A coluna 3 tem um transporte de entrada igual
a 1 (Ts da coluna anterior), possui resultado 1 e transporte desaída igual à 1. A coluna 4 tem transporte de entrada igual a 1,resultado zero.e transporte de saída l. A coluna 5 possui apenas
um transporte de entrada (Ts da coluna 4) e, obviamente, seu resultado será igual a 1.
Para fazermos a soma de dois números binários de mais
algarismos, basta somarmos coluna a coluna, levando em conta o
transporte de entrada que nada mais é do que o Ts da coluna ante
EIA»
169
O Somador Completo é um circuito para efetuar a soma com
pleta de uma coluna, considerando o transporte de entrada. Va
mos, agora, montar a tabela da verdade desse circuito:
Tg + transporte de entrada
A B TE Ss Ts
o o 0 o o
o o1 1 oOo 1 0 1 O
o 11 o 1
1 0 O 1 O
1 0 1 o 111 0 o 1
1 1 1 1 1
Tabela 5.20
Vamos, agora, escrever as expressoês características de.
um somador completo:
S = ABTg + ÁBTE + ABTE + ABTE
Tg = ABTE + ABTE + ABTE + ABTE
Transpondo para os diagramas, temos:
8: B
Figura 5.52
Conforme o capítulo 4, expressões que não admitem simpli
ficação, podemos escrever:
S= AOBOTE
Ts:
Tg = BTE + ATE + AB
Figura 5.53
Vamos agora, através das expressões, esquematizar O circuito Somador Completo:
270
Figura 5.54
Esse é o circuito de um Somador Completo que também é
conhecido como Full Adder (termo derivado do inglês).
Vamos, agora, montar um sistema que efetua à soma dedois números de até 4 algarismos:
Az A2A) Ap
+ B, B,BEB, EB,
SS S3 S2 81 So
Az Ba Az Ba AT Bi Ao Bo
A “B Te A EB A B Te A B
SOMADOR SOMADOR SOMADOR MEIO
COMPLETO COMPLETO COMPLETO SOMADOR
Ts s Ts s Ts s Ts s
E Sa S2 s So
Figura 5.55
Generalizando para um sistema que efetua a soma de dois
números de até n algarismos, temos:
A=An An-1 -...- AjÃ,
B=Bn Bn-1 .- B;iBy
S = Sn+l Sn Sn-1 -... 81 So
" An1 Bo AB r 8oAB ABT É A BT, À EBE . E
Se
*
s.e % s.e M.s.
18 |
' Ss
| & TR Ss
Snei So e+ Sn-1 St sã
Figura 5.56
171
5.3.3 Somador Completo à partir de Meios Somadores
Podemos construir um Somador Completo a partir de dois
Meios Somadores. Para isso, vamos analisar as expressões de um
Meio Somador e de um Somador Completo.
Meio Somador:
* s s
Ms.rs Ts
s=x6
Ts=Xx.Y
Figura 5.57
Somador Completo:
Figura 5.58
T.,= ABTE + ABTE + ABTg + ABTE
Fatorando a expressão de Tg, temos:
Ts = TE (AB + AB) + AB (TE + TE) .'. Tg= TE(AQB)+AB
Ligando A e B nas entradas do meio somador 1, temos:
AGB
A x S xsAB nsMs.8 v Dis OT
Figura 5.59
Ligando a saída S do Meio Somador 1 à entrada X do outro
Meio Somador e à entrada Y deste, à variável TE, temos:
AQGB
x s AOQBOT
B M.S. M.S.
vv O TB — à 5 (8O 8). Te
Figura 5.60
Notamos que a saída S do Meio Somador 2 apresenta a soma
completa de dois números.
Analisando as saídas Ts, é Ts,, notamos que são os ter
mos da expressão de Ts de um Somador Completo, logo se fizermos
a soma dessas duas saídas (Porta OU), teremos na saída o Ts de
um Somador Completo:
172
AQBOT |
r O ss (89 8). Te !
A.B+(AQGB). TE
| Ts1
Lu em o je e o js ds EA Ls E — — e
Figura 5.61
5.3.4 Meio Subtrator
Antes de iniciarmos o assunto, vamos relembrar alguns tó
picos importantes da subtração de dois números binários:
0-0=0o-l1=1 e empresta 11-0=11-1=0
Vamos montar a tabela da verdade de uma subtração dedois números binários de 1 algarismo:
à B|sS| Ts
o Oo o o (0- o o >
o 1 1 1 (0-1 1 +
1 O 1 o (1-0O=1 + Ts=0O)
T 1 o o (1-1=0 + Ts=0O)
Tabela 5.21
Representando cada número por 1 bit, podemos montar umcircuito com as entradas A, B e como saída, a subtração (S) eotransporte de saída (Ts).
As expressões características do circuito são:
s A QB ) Expressões extraídas diretamente da taTs = AB bela da verdade.
O circuito será então:
Mes mm a mm io ue toc,
L
)A PD SUBTRAÇÃOÉ1t
|
|
|
.
1
8 e—— 1 sds SS o E E 2 cm ma
Figura 5.62
5.3.5 Subtrator Completo
O Meio Subtrator nos possibilita efetuar a subtração denúmeros binários de 1 algarismo. Para se fazer uma subtração com
173
números de mais algarismos, este circuito torna-se insuficien
te, pois não possibilita a entrada do transporte de entrada (TE),
proveniente da coluna anterior.
Para compreendermos melhor, vamos analisar a subtração:
'
'
'
|!
1
'
| coL.4 cora lcor.2/cor.1
A coluna 1 tem como resultado de saída 1 e apresenta um
transporte de saída igual a 1. A coluna 2 tem um transporte deentrada igual à 1 (Ts da coluna anterior), um resultado igual a
zero e um Ts = 1, A coluna 3 tem: TE = 1, resultado igual a zero
e Ts = 0. A coluna 4 tem: TE = o, resultado igual a l e Tg = O,Para fazermos a'subtração de números binários de mais al
garismos, basta subtrairmos coluna à coluna, levando em conta o
transporte de entrada, que nada mais é do que o Ts da coluna anterior.
O Subtrator Completo é um circuito que efetua a subtra
ção completa de uma coluna. Vamos, agora, montar a tabela da verdade desse circuito:
A B os =| o mn
EEMSFOOOO PHOOPHOO POSOHOFPO
POQOHOPHFO|wn
POQORHEHHO
Tabela 5.22
As expressões caracteristicas são:
S = AÁBTE + ABTE + ABTE + ABTE
Ts = ÁBTE + ABTE + ABTE + ABTE
Vamos simplificar essas expressõoes, utilizando diagra
mas:
B B8: . Tg:o o 1
alijfolido
Te
Figura 5.63 Figura 5.64
.. S=A(DOB(OD TE .“. Tg = AB+ ATE + BTE
174
O circuito será, então:
Figura 5.65
5.3.6 Subtrator Completo a partir de dois Meios Subtratores
Podemos construir um Subtrator Completo a partir de
dois meios subtratores. Para isso, vamos analisar as expressões
de um Meio Subtrator e de um Subtrator Completo.
Meio Subtrator:
M. SUB.
Y
Figura 5.66
Subtrator Compieto:
A —— Pr: E
SUBTRATORBT comPLETO
Ten —T
Figura 5.67
Ss AQBOT
Ts =. ABTE É ABTE + ABTE + ABTE
Fatorando a expressão, temos:
Tg = TE(AB + AB) + AB(TE + Te)
Ts = TE(A(B) + AB e Ts = TETADEB) + AB.
175
Ligando A e B nas entradas X e Y respectivamente, temos:
A+B
Figura 5.68
Ligando a saída S na entrada X e à entrada Y a variá
vel Tre, temos:
A
* 1 os o AOB OTM SUB A.B AQB).v Dia v O e
Figura 5.69
Notamos que à saída S do Meio Subtrator 2 apresenta a
subtração completa de dois números.
Analisando as saídas Ts, e Ts”, notamos que são os ter
mos da expressao de Ts de um Subtrator Completo. Se injetarmos
Ts, e Ts, nas entradas de uma porta OU, teremos na saída o Tg de
um Subtrator Completo:
proTT TT OT OT OT OT OT Oo ToT TOET
z
!
é
M SUB
5 .. Ná M SUB S — Í s
-
dy MS LE ly MS saPETE |
Cds
o | s1 TE =(ADB), Te +úL
leme = A E
Figura 5.70
5.3.7 Somador/Subtrator Completo
Podemos, agora, pensar em um circuito que efetue as duas
operações. Para isso, vamos introduzir uma outra entrada que per
manecendo em nivel zero, faz o circuito efetuar uma soma comple
ta, e permanecendo em nível 1, faz efetuar uma subtração completa.
Vamos, agora, montar a tabela da verdade do circuito,
sendo M à variável de controle (M= O + soma eMs=1+*+ subtra
ção):
176
M A B TeElS|Ts
o O O O oro
oO OQ O 1 110 O 1 O 1/0
O O 1 1 olSoma o 1 0 0 1/0Completa o 20 E ol1
O 1 10 ojI1
OD 1 1 1 1/1
1 0 0 O ojo
- 1 0 O 1 [1/1Subtração1 0 1 O 1/1
Completa 1 0 1 1 oj/1
1 1 0 O 21 O
1 1 0 1 ojo
1 d dd 8 ojo
1 4 1 1/1
Tabela 5.23
A partir da tabela, vamos escrever as expressões de SS e
de Ts:
S = MABTE + MABTE + MABTE + MABTE + MABTE + MABTE + MABTEHMABTE
Tg = MABTE + MIBTE + MABTE + MABIE + MABTE + MABTE + MABTE + MABTE
Vamos agora, simplificá-las através do diagrama de
Veitch-Karnaugh:
8Ss:
Figura 5.71
Do diagrama temos: S = ABTE+ AÁBTE + ABTE + ÁBTE
Fatorando a expressão, temos:
S = B(ATE + ATE) + B(ATE + ATE)
S = BIAQ TE) + B(AQ TE)
S = B(AQ TE) + B(A(D TE)
S=AGQBOT
177
Figura 5.72
Do diagrama, temos: Ts = BTE + MAB + MATE + MAB + MATE
Fatorando a expressão, temos:
BTE + B(MA + MA) + TE(MA + MA)
Ts = BTE + B(M(DA) + TE (MUDA)
BTE + (MDA) . (B + TE)
3 n Yu
2 n "
Vamos, então, esquematizar oO circuito:
Te
Lt ——-——— -— É SomADOR/SUBTRATOR COMPLETO =|Figura 5.73
5.3.8 Exercícios Propostos:
1) Esquematize um sistema Subtrator para dois números binários de quatro algarismos.
2) Elabore um Meio Somador/Meio Subtrator (M=0O + Meio
Somador e M=1 > Meio Subtrator).
3) Esquematize um sistema Somador/Subtrator completo pa
ra dois números binários de três algarismos.
178 e
5.3.9 Quadro Resumo: Circuitos Aritméticos
CIRCUITO BLOCO EXPRESSÕES
CARACTERÍSTICAS
x s
Meio Somador s=X&OY
—
Tg = XY
Meio Subtrator Ag s Ss =XOYr
de & Ts = EY
Somador Completo S=AQBOT
— a s
—m.: Tg = AB + (AO B).TE
q E é
Subtrator Completo S= AOBOTE
s
— 8 Ts = AB + (AQ B).Tg
—* TE 6
Somador/Subtrator
Completo e " & S=AOBOTE
M=0 Somador q E— mM Ts Tg = BTE+(MOA) .(B+TE)
= 1" 1 Subtrator
179
CAPÍTULO &6
FLIP-FLOP, REGISTRADORES E CONTADORES
6.1 Introdução
Como vimos no capítulo 2, os blocos lógicos básicos são
as portas OU, E, NÃO e os Flip-Flops. Neste capítulo, trataremos
do estudo dos flip-flops e de circuitos nos quais fazem o papel
de elemento principal.
O campo da Eletrônica Digital é basicamente dividido em
duas áreas que são: a lógica combinacional e a lógica sequencial.
Os circuitos combinacionais como vimos até aqui, apre
sentam as saídas, única e exclusivamente, dependentes das variá
veis de entrada.
Os circuitos sequenciais têm as saídas dependentes dasvariáveis de entrada e/ou de seus estados anteriores que perma
necem armazenados.
Vários dos circuitos sequenciais são sistemas pulsados,isto é, operam sob o comando de uma sequência de pulsos denomina
da clock.
O flip-flop é um dispositivo que possui dois estados estáveis. Para o flip-flop assumir um desses estados é necessário
que haja uma combinação das variáveis e de um pulso de controleclock. Após este pulso, o fiip-flop permanecerá nesse estadoaté a chegada de um novo pulso de controle -e, então, de acordo
com as variáveis de entrada, permanecerá ou mudará de estado.
Basicamente, podemos representar o flip-flop como umbloco onde temos duas saídas Q e OU, entradas para as variáveis e
uma entrada de controle (clock). A saída Q será a principal do
bloco.
oENTRADA À!
ENTRADA
“CLOCK a
ENTRADA 2
Figura 6.1
Os dois estados possiveis, mencionados são:
21-Q=0 > Q=12EQEI + Qeo
Vamos, agora, analisar circuitos de flip-flops e seus
comportamentos.
6.2 Flip-flops RS
6.2.1 Flip-flops RS básico '
Primeiramente, vamos analisar o flip-flop RS básico,construído a partir de portas NE.
180
Figura 6.2
Notamos que esses elos de realiméntação fazem com que assaídas sejam injetadas juntamente com as variáveis de entrada,ficando claro, então, que o estado que as saídas irão assumir
dependerão das variáveis de entrada.
Para analisarmos o comportamento do. circuito, vamos construir a tabela da verdade, levando em consideração as duas Vv.riáveis de entrada (S e R) e a saída Q, que será injetada à: etrada.
153
19|
[——— ——=>estado atual da saida Q
Qa|Of |—> estado que a saída deve assumir (estado futuro)VNOMUBONHO rrHrHHOOOO|Un rrOOEFrHOO|" FPFOFOHOHOTabela 6.1A saída que o flip-flop irá assumir (Of) será uma funçãodas entradas S,R e da saída atual (Qa).Vamos, agora, analisar cada caso possível:Caso 0: S= O, R=O0O e Qa = 0+ Oa=1Figura 6.3Podemos notar que esse estado é estável, logo o valors E . O:que a saida Q irá assumir será igual ao seu valor atual..“.of=Qa=0 181
Figura 6.4
Esse também será um estado estável, logo o valor que asaída Q do flip-flop irá assumir será igual ao seu valor atual
-“. Of =0a=1l.
Caso 2: S = O, R =), Qa = O + Qa=1sdqo—— So
1
—ãRelo—)Figura 6.5
Esse estado é estável, logo Q irá assumir valor zero.
.". QE=O0O.
Caso 3: S=0, R=1, Qa=1 +Qa=0
Figura 6.6
Notamos, agora, que a saída Q está num estado instável,
pois O irá mudar para 1, forçando assim que Q assuma valor zero
e aí, sim, termos um estado estável, logo podemos escrever para
esse caso: Qf = 0 (pois O irá assumir valor zero).
Caso 4: S=1, R=O, Qa = O + Qa=1
Figura 6.7
182
Notamos que esse é um estado instável, pois Q irá assu
mir forçosamente valor 1 e, por conseguinte, Q assumirá valor
zero, logo podemos escrever que: Of = 1.
Caso 5: S=1, R=0, Qa=1 + Vas=O0O
Figura 6.8
Notamos que esse é um estado estável, logo podemos escre
ver para esse caso que: QOf = 1.
Caso 6: S =1, R=1, Qa=0 + QOas1l
Figura 6.9
Notamos que esse é um estado instável, pois Q forçosamen
te irá assumir valor 1. Notamos também que Q irá assumir valor
1. Podemos escrever para esse caso que: Qf = OF = 1.
Esse caso não poderá ser permitido na entrada, pois for
çará o flip-flop a assumir um estado de saída, no qual a saída
Q será igual à saída complementar Q.
Caso 7: S= 1, R=1, Qa=1+Va=O
Figura 6.10
Notamos que essa é uma situação instável e análoga ao
caso 6, logo essa também será uma situação não permitida..,
Podemos, agora, preencher à tabela da verdade:
183
S R Qajlof Qf
0 QE O o 1 |——>fixa Of = Qa
o O 1 1 O |—>fixa Of = Qa
o 1 0 o l |——>fixaQf em zero
o 1 E o 1] |——fixaQfFf em zero
1 0 O 1 O [|——>fixa Qf &eml
1 O 1 à O |——fixa Qf em1l11 0 1 1 |——>não permitido
4 41 & 1 1 |—=não permitido
Tabela 6.2
Podemos, então, resumir a tabela da verdade de um flip-
flop RS básico:
S R of
0 o Qa
o 1 o
1 O 1
1 1 não
permitido
Tabela 6.3
Notamos que esse circuito irá mudar de estado no instan
te em que mudam as variáveis de entrada. Veremos em seguida, como,é o circuito de um flip-flop RS que pode ter sua mudança ãeestado controlada.
6.2.2 Flip-flop RS comandado por um Pulso de Clock
Para que o flip-flop RS básico seja controlado por umasequência de pulsos de clock, basta trocarmos os dois inverso
res por portas NE, e às outras entradas destas portas, injetar
mos o clock. O circuito ficará, então:
DA o
CLOCK e—+
õ
Re—m—
Figura 6.11
Neste circuito, iremos notar que quando a entrada do
clock for igual a zero, o flip-flop irá permanecer no seu esta
do, mesmo que variem as entradas R e S. Isso pode ser confirma
do, analisando-se o circuito, onde concluímos que para clock=0,
as saídas das portas NE de entrada serão sempre iguais a 1.
184
Figura 6.12
Quando a entrada clock assumir valor 1, o circuito irá
comportar-se como um flip-flop RS básico. Teremos então, à se
guinte tabela da verdade:
Ss R of
o o Qa
o 1 o
2 o 1
1 1 não
permitido
Tabela 6.4
Esse circuito irá mudar de estado apenas quando o clock
for igual a 1, ou seja, o circuito irá mudar de estado somente
na chegada de um pulso de clock.
6.3 Flip-Flop JK
O flip-flop JK, nada mais é que um flip-flop RS realimen
tado da maneira mostrada na figura a seguir:
CLOCK
Figura 6.13
Vamos, agora, levantar a tabela da verdade do flip-flop
JK com entrada clock igual a 1:
3 K qa lo |s R of
o O O 1 o O Qa
o O 1 o o o Qa ) o
o 1 O 1 o o QaíQga = O) 3 o
O 1 1 o o 1 o
1 0 O 1 1 O T J ãà.1 0 1 o o o Qaíga = 1)
1 1 0 T 1 o Qaíga = O) j Ta1 1 1 o o 1 QaíQa = 1)
Tabela 6.5
185
tabela simplificada, resultante dessa, será:
Qf
Qa
o
1
[E]
A
J
o
o
1
1
POP
O[W
Tabela 6.6
No caso J = le K= 1, para obter-se Qf = Qa é necessário que à entrada clock volte à situação zero em um tempo conveniente após a aplicação das entradas, pois, caso contrário, asaída entrará em constante mudança (oscilação) provocando nova
mente uma indeterminação. Esse tempo déve levar em contao tem
po de atraso de propagação de cada porta lógica, a ser abordado
no capítulo 9. Outra possibilidade, para melhor desempenho, é a
de inserir blocos de atraso em série com as linhas de realimenta
ção no circuito e comutar à entrada clock da mesma forma, ou se
ja, para se obter na saída Qf = Qa.
O circuito do flip-flop JK, pode ser constituído da se
guinte forma:
cKke—
oeD-Podemos, para facilitar, utilizar um bloco representativo como o mostrado na figura: olFigura 6.14
Figura 6.15
6.3.1 Flip-flop JK com Entradas Preset e Clear
O flip-fiop JK poderá assumir valores O = lou Q= O mediante a utilização das entradas Preset (Pr) e Clear (Clr). Es
sas entradas são inseridas no circuito da seguinte forma:
186
a"AD D Q
CcLOCKA—t
ADAke———— tCLAlCLEAR
Figura 6.16
Analisando esse circuito, podemos notar que com a entra
da clock igual a zero e consequente bloqueio da passagem das en
tradas Jek, podemos impor ao circuito saida Q igual a 1 através da aplicação à entrada Preset de nível zero. De forma análo
ga, podemos fazer Q igual a zero mediante aplicação à entradaClear de nível zero. Podemos notar também que, com essas entra
das permanecendo iguais a 1, o circuito funciona normalmente co
mo sendo um flip-flop JK.
As entradas Preset e Clear não podem assumir valor zero,
simultaneamente, pois acarretaria à saída uma situação não—permitida. A entrada Clear é também denominada Reset. Vamos, agora,resumir os casos através de uma tabela:CLR PR ofo o nãopermitidoo1funcionamentonormalo1: pOrTabela 6.76.3.2 Flip-Flop JK Mestre-EscravoO flip-flop JK apresenta uma característica indesejável,quando o clock for igual à 1, teremos o circuito funcionando como sendo um circuito combinacional, pois haverá a passagem dasentradas J, K e também da realimentação. Nessa situação, se houver uma mudança nas entradas J e K, o circuito apresentará umanova saida, podendo aiterar seu estado tantas vezes quanto alterarem os estados das entradas J e K.
Para resolver esse problema, foi criado o flip-flop JK
Mestre-Escravo (JK Master-Slave) cujo circuito é apresentado na
figura 6.17.
187
Figura 6,17
Para analisar o circuito, vamos dividí-lo em duas partes
principais:
LMESTRE d LESCRAVO
Figura 6.18
Primeiramente, devemos notar que quando o clock for igual
a l, haverá a passagem das entradas J e K (circuito mestre), po
rém, não haverã passagem das saidas OQ ye DR , (entradas S e R docircuito escravo), pois, enquanto o clock do circuito mestre for
igual a l, no circuito escravo será zero, biogueando Suas entradas. Quando o clock passar para zero, as saídas Q 18 Q1 ficarão
bloqueadas no último estado assumido e entrarão em R e S desblo
queadas, mudando o estado do circuito escravo e consequentemente
das saídas Q e Q. Nota-se aqui, que c problema da variação dasentradas J e K foi resolvido, pois o circuito só reconhecerá as
entradas J e K no instante da passagem do clock para zero.
O gráfico mostra uma das possíveis mudanças de estado do
flip-fiop, podendo-se verificar a atuação do clock e todo o pro
cesso de mudança de estados:
188
sus
ENTRADAS.
SAÍDAS
DO
CIRCUITO
MESTRE
saíva antes)
Figura 6.19
Enquanto o clock permanece em zero, notamos que J e K po
dem variar a vontade que o flip-flop manterá a saída constante,
pois Q ye Q, (Se R) permanecerão fixos (instantes de t6,a t,) ede t.,a ta. No momento em que o clock passa para 1 (instantest. 16 tar, os pontos QI e Q1 irão mudar de estado conforme as entradas J e K, porém a saída Q permanecerá constante, pois à entrada de clock do circuito escravo (CK) estará em zero (instantes de tra t7;edet3a ty). O circuito mestre irá assumir o estado que for imposto pelas entradas J e K no momento em que o
clock mudar para zero (t.,e t,), permanecendo neste estado até
que o clock volte a mudar (t3). A saída assumida pelo circuitomestre irá impor ao circuito escravo o seu estado, e este só irá
mudar na próxima vez em que o clock mudar de 1 para zero (ty).
A tabela da verdade do circuito JK Mestre-Escravo será:
JIJ K of
o oO Qao o1 O 1
1 1 va
Tabela 6.8
Notamos que essa tabela é idêntica a de um fliíp-flop JKbásico, porém, a saída Q irá assumir valores, conforme à "situa
ção das entradas JK, somente após a passagem do clock pa
ra zero. Assim sendo, o circuito é denominado JK Mestre- Escravosensível à descida de clock. Para obter um circuito sensível à
subida de clock basta colocarmos um inversor na entrada clock.
189
6.3.3 Flip-Flop JK Mestre-Escravo com entrada Preset e Clear
AAFigura 6.20
O controle de Preset, quando assumir valor zero, fará com
que a saída do circuito (0) assuma valor 1.
O mesmo ocorre com o controle de Clear, fazendo com que
a saída assuma valor zero. Notamos que ambos, por estarem liga
dos simultaneamente aos circuitos Mestre e Escravo, atuam inde
pendentemente da entrada clock. Todas as situações possíveis são
vistas na tabela da verdade:
CLR PR ne
o o não
permitido
o . o
1 1
L 1 funcionamento
normal
6.4 Flip-Flops tipo T e tipo D
6.4.1 Flip-flop tipo T
Esse é um flip-flop JK com à particularidade de possuir
as entradas J e K curto circuitadas (uma 1igada à outra), logo
quando J assumir valor 1, K também assumirá valor 1, e quando J
assumir valor zero, K também assumirá valor zero. Obviamente mo
caso desse flip-flop, não irão ocorrer nunca entradas como: J=0
e K=1; J=l e K=0O.
O
PR PR
ol
CLR
Figura 6,21
190
A tabela da verdade será, então:
Tr
)—- OE
o oa
não existe
não existe
1
rr
OOoO/a
rOoOrF
oOjX«
Ss
mw
Tabela 6.9
Eliminando os casos não existentes, temos:
T|of
o |Qa
1|07a
Tabela 6.10
6.4.2 Flip-Flop tipo D
Esse também é um flip-flop JK com. a particularidade —d
possuir as entradas J e K invertidas. Logo, nesse flip-flop,remos as seguintes entradas possíveis: J= O eK=1; J=1
K = O. Obviamente, não irão ocorrer os casos: J = 0 e K = O; J=eK=l,
Polo
q
A tabela da verdade será:
J K D of
Ó o Olnão existe|/.o 1 o o3 8 1 z1 1| não existe|/CLAFigura 6.22 Tabela 6.11Eliminando os casos não existentes, temos:D|Qfo£ ELTabela 6.126.5 Registradores de DeslocamentoComo vimos, -o flip-flop pode armazenar durante o períodoque sua entrada clock for igual a zero, um bit apenas (saída Q).Porém, se necessitarmos guardar uma informação de mais de umbit, o flip-flop irá tornar-se insuficiente. Para isso utilizamo-nos de um sistema denominado Registrador de Deslocamento (ShiftRegister). Esse trata-se de um certo número de flip-flops tipo191
RS ou JK mestre-escravo ligado de tal forma que as saídas de ca
da bloco alimentem as entradas S e R, respectivamente, do flip-
flop seguinte, sendo que, o primeiro terá suas entradas S e R
ligadas na forma de um flip-flop tipo D (R = S). O circuito re
presenta um Registrador de Deslocamento:
Figura 6.23
O seu funcionamento será estudado nos ítens seguintes,
juntamente com suas aplicações.
6.5.1 Conversor Série-Paralelo
Antes de estudarmos o comportamento do registrador de
deslocamento como Conversor Série-Paralelo vamos explicar o que
significa informação série e informação paralela.
Chamamos de informação paralela a uma informação na qual
todos os bits se apresentam simultaneamente. Uma informação paralela necessita tantos fios quantos forem os bits contidos nela.
Para exemplificar, tomemos uma informação de 4 bits:
T3 To TT) Io 3
1 o 1 o 2
Ui
o
Figura 6.24
Notamos que essa informação necessita de 4 fios ' paraser transmitida ou inserida no bloco.
Informação série é aquela que utiliza apenas um fio, sen
do que os bits de informação vêm sequencialmente um após o outro. Como exemplo, tomemos a mesma informação, porém, em série:
vTy 17 17 Ip
21
17 o 1 o I
BB BR hN bt
Figura 6.25
Notamoós que essa informação necessita de 1 fio para sertransmitida ou inserida no bloco.
O Registrador de Deslocamento pode ser usado para converter uma informação série em paralela, ou seja, funcionar co
192
mo Conversor Série Paralelo. A configuração básica, nessa situa
ção, para uma informação de 4 bits, será:
SAÍDAS [ek] il o
PARALELO |
92 o e o! =.ENTRADA -Lo 53 oa tds ond so oo
pACKk FF3
mm
CKFF2 p]CK FF py 1CK FFO
Ra RR R1 o Ro
—
do
CLOCK
Figura 6.26
Como exemplo, vamos aplicar à informação série I = 1010
(131, 17 IQ) à entrada série do registrador e analisar às saidas Qg, Qu > e Q3, após os pulsos de clock. Deve-se ressaltarque esses flip-flops atuam como mestre-escravo, Ou seja, tem
sua comutação no instante da descida do pulso de clock.
TErrP
INFORMAÇÃO| O|1 [9 |SÉRIE ES:bBihbibBIkbko REGISTRADOR DE$ E CLOCK DESLOCAMENTOcock |- ckt ES - entrada sérieFigura 6.27Entraremos com à informação (1010) como é mostrado na figura, na entrada série, e os pulsos de clock na entrada CK.Vamos supor que, inicialmente, as saídas Q3 Q2 Q, e OQ,do registrador, estejam em nível zero. Ao ser injetado na entrada o 1º bit de informação (T7Q= 0) e houver a descida do pulsode clock, o flip-flop 3 irá apresentar na saída zero (03 = 0).Após esse pulso de clock, irá aparecer na entrada o bit seguintede informação (31) = 1) e na descida do 2º pulso de clock, teremos a passagem de I,'6 para o flip-flop 2(S2 = Q3a = O e Ro=QO321o. será fixado zero) e 03 assumirá o valor do bit de informação I1 (entrada série = 1), S3= 1, Rg = O + Oz = 1).Após a descida do 3º pulso de clock, ficaremos com à seguinte situação: Q,= O (Sy = Q.= 0, R = 02= 1*+ Q, = O)Q,=1(5,=0Q0,=1,R =Q;= 0+ 0,=1),o ,=0(S;=1,=0,R =S,=1+0;=0).Após o 4º pulso de clock, teremos à seguinte situação:Qo = 0 (Ssq=Q7=0*+ Q,=0), 0=1(S,+ Qr=1),02= O (Sa =Q3= O, Ro= Q3z=(57 = Ig = 1, Rg = S;= 0 + 9,71). Qa=1,R =Q2=O0+ Qa= 0) eQa= 1PpNotamos, agora, após o 4º pulso de clock, que a informação I está armazenada no registrador de deslocamento e aparecenas saídas Q3;, O2 Qu Qo como sendo uma informação paralela.Para resumir, vamos representar toda a sequência sob aforma da tabela da verdade: 193
Informação|descidas Q3/Q 1Q9)| OQ,do ciocko 1º pulso 0-0|Oo -Oo2 2º pulso 1.Po.Jo.foo 3º pulso oPLSo tãoI1;7= 1 4º pulso 1 Pó TM TOTabela 6.13É pelo motivo de deslocar a informação a cada pulso de.clock que esse dispositivo denomina-se Registrador de Deslocamento.6.5.2 Conversor Paralelo-SériePara entrarmos com uma informação paralela, necessitamos um registrador que apresente entradas Preset e Clear, pois éatravés destas que fazemos com que o Registrador armazene a informação paralela. O registrador com essas entradas é visto nafigura 6.28.ENABLE PR3 os PR2 o2 PART o PRo OoFR PiSs o 52 Poa st o so "ooFes FFa HiCKk FF2 Hex FF[|1CK FFoR3 Os R2 2 R1 a io doCLR cur exe CLACLOCKCLEARFigura 6.28Primeiramente, vamos estudar o funcionamento das entradas ENABLE e PRESET. Quando à entrada enable estiver em zero, asentradas preset (PR) dos flip-flops permanecerão no estado 1,fazendo com que os flip-flops atuem normalmente. Quando a entrada enable for igual a l, as entradas presets dos flip-flops assumirão os valores complementares das entradas PR3, PR2, PRI ePRO, logo os flip-flops irão assumir os valores que estiverem nasentradas PR3, PR2, PRI e PRO. Para entendermos melhor, vamos analisar um flip-fliop do registrador, por exemplo o flip-flop 3:194
enaBce
—
199
Ss3 os)
CK FF3
Ra Ss
cLR
CLOCK |
CLEAR
Figura 6.29
Sendo enable = O, a entrada PR do flip-flop estará em 1
e este irá ter um funcionamento normal. Quando enable for igual
a 1 e PR3 for zero, a entrada PR do flip-flop estará em 1, logo
a saída 23 permanecerá no seu estado.
Quando o enable e PR3 forem iguais a 1, a entrada PR doflip-flop 3 estará em zero, forçando assim a saída Q 3 à assumirvalor 1.
Se limparmos o registrador (aplicarmos zero à entrada
NE e logo após introduzirmos a informação paralela (I1I=I;L1,) pelas entradas PR3, PR2, PRI e PRO, as saídas 23 23 QDZ
Qo: assumirão respectivamente os valores da informação. Essa
maneira de entrarmos com a informação no registrador é chamada
entrada paralela de informação.
Para que o registrador de deslocamento funcione como con
versor paralelo série, necessitamos limpá-lo e em seguida, introduzir a informação como já descrito, recolhendo na saída &o
à mesma informação de modo série. É fácil de notar que à saída
Q,º” assume primeiramente o valor I, e a cada descida do pulso declock, irá assumir sequencialmente os valores 17 I5e T3-
Descida do pul
so de clock. Q3:/Q22/217/ 2,
entrada da
informação —> 13 /T2|/T17|/T,“ iaa ão E22º I3 Dad'ta2º PIZPI?
32 PI
Tabela 6.14
6.5.3 Registrador de Entrada Série e Saída Série ou Entrada Paralela e Saída Paralela.
6.5.3.1 Registrador de Entrada Série e Saida Série
Podemos utilizar o registrador de deslocamento com entra
da série e o consequente armazenamento da informação no mesmo, e
recolhermos a informação também de modo série. Notamos que nessa
aplicação, após a entrada da informação, se inibirmos a entrada
195
de clock, esta informação permanecerá no registrador até que
haja uma nova entrada. Assim sendo, é fácil observar que o re
gistrador funcionou como uma memória, A entrada de informaçãosérie se faz na entrada série do registrador e pode ser recolhi
da na saída 2; do registrador.
6.5.3.2 Registrador de Entrada Paralela e Saída Paralela
A entrada paralela, como já visto, se faz através dosterminais preset e clear. Se inibirmos a entrada de clock, a in
formação contida no registrador oferece acesso pelos terminais
de saida Q;, Q,, Q, e Qy
6.5.4 Registrador de Deslocamento Utilizado como Multiplicador
ou Divisor por 2
Se entrarmos com uma informação num registrador de deslo
camento, teremos as seguintes situações nas saidas:
la 12 à lo
os oh a ok
REGISTRADOR DE
DESLOCAMENTOENTRADA *SÉRIE
CLOCK
Figura 6.30
Se essa informação for considerada um número binário "e
deslocarmos o registrador uma casa à direita, entrando com zero
na entrada série, teremos a seguinte situação:
o 'g ih Nn
oja oe of: ao
REGISTRADOR DE
DESLOCAMENTO
ENTRADA—e—SERIE
Figura 6.31
Podemos notar que essa operação, em binário, significa
dividirmos um número por 2. Para exemplificar, tomemos a infor
mação: 1=1010 (101,)
Registrador + Q3= 1, 9,=- 0,0," 1 eQ=-0O
Se fizermos um deslocamento para a direita, teremos —na
saida a seguinte situação:
Q3x = 0, Q2= 1, 07;)7= 0, Qg=1
196
Notamos, agora, que a informação recolhida na saída se
I1I= 0101 (5170))
Podemos verificar que o número foi dividido por dois.
Essa operação de deslocarmos a informação para a direita
é também conhecida por Shift Right, termo designativo em inglês.
Existem registradores que permitem o deslocamento para à
esquerda. Se entrarmos com uma informação no registrador, tere
mos:
lB 1 1 o
3 ake ) elo
REGISTRADOR DE
DESLOCAMENTO
o
ENTRADA e—
SÉRIE
ck
Figura 6.32
Se aplicarmos um deslocamento à esquerda e forçarmos a
entrada OQ, para zero, teremos a seguinte situação:
2 4 bb o
3 oe a obo
REGISTRADOR DE
ENTRADA: DESLOCAMENTOSERIE
cK
Figura 6.33
Podemos notar que essa operação significa multiplicarmos
um número binário por 2. Para exemplificar, tomemos a informação:
1= 0001 (11)
Registrador + Q3= O, Q25 O, Qi = 0 e Qo=21
Se fizermos um deslocamento para a esquerda, teremos nasaída, a seguinte situação:
Qzx= 0, Q,= 0, .Q =1 e Q,- O
Notamos que a informação recolhida na saída, agora, será:
1 =0010 (27,)
Podemos facilmente verificar que o número foi multipli
cado por 2.
O deslocamento à esquerda é também conhecido como Shift-
Left.
197
6.6 Contadores
Contadores são circuitos digitais que variam os seus es
tados, sob o comando de um clock, de acordo com uma sequência
pré-determinada. São utilizados principalmente para contagens,
geração de palavras, divisão de frequência, medição de frequência e tempo, geração de formas de onda e conversão de analógico
para digital.São basicamente divididos em duas categorias: contadoresassíincronos e síncronos.
6.7 Contadores Assíncronos
São caracterizados por não terem entradas clock comuns.
Essa se faz apenas no primeiro flip-flop, sendo as outras entra
das, funções das saídas.
Vamos em $eguida, analisar os principais contadores assíncronos.
6.7.1 Contador de Pulsos
A principal característica de um contador de pulsos é
apresentar nas saídas, o código BCD 8421 em sequência.
Seu circuito básico apresenta um grupode 4 flip-flops J
K Mestre-Escravo, os quais possuem as entradas J igual a K e
igual a l. A entrada dos pulsos se faz através da entrada clock
do 1º flip-flop e as entradas clock dos flip-flops seguintes são
conectadas às saídas Q dos respectivos antecessores, conforme circuito da figura 6.34.
ao o o2 oa
Jo—ao oo oi 12 —o2 eua aCK FFO CK FFI1 K FF2 CK FF3ko—Gol BK | iKk2=03 ka=3fFigura 6.34Vamos supor, inicialmente, que todos os flip-flops estejam com as saídas iguais a zero. A cada descida do pulso de entrada, o flip-flop Q irá mudar de estado, sendo essa troca aplicada à entrada do 2º flip-flop (FF 1), fazendo com que este troque de estado a cada descida da saída Qo, assim sucessivamente.Vamos analisar este comportamento através dos gráficos:
198
192,20 39,42 ,52,6n,72,82,92,102,110/122/132,142,159,162,178,
ao [UU ISo sd|9º/9/1 /ot1|o/1/o|1|o ol1 /o/:+/oj1|olo o 1: 1/0 oj1 1/0,0f1 1/0 0/1 “jo92/90 0 o ol1 1 1 1/0,0/ 0 /0/1 1 1 1 o93 0 0, 0,0 ,0,09,0,0]/17 1 tt 1 tt 1 1 1 foFigura 6.35Podemos, então, escrever a tabela da verdade:Pulsos de Saídasentrada 23 Q2 Q71º o o20—DTSOo o27X o58 TA 1eco 172 PQ 18º NJDO 1oooo1112 oge —T10º [1neiTs12º TJ13º 114º <P 1 POFOLOFLOFOPOROFOOPp Ex to / o o o oTabela 6.15Se adotarmos Q ; como bit mais significativo, podemos perceber que o contador efetua a contagem dos pulsos de entrada. Notamos também que após o 16º pulso de clock, o contador irá reiniciar à contagem, ou seja, voltar à zero.Analisando os gráficos, notamos quê o período de Q oé odobro do período do clock, logo à frequência de 2, será a metadeda frequência do clock, pois £ = 1/T. Analisando a saída MM, veremos que seu período é o dobro de QÃeO quádruplo do clock, logo sua frequência será a metade de 20 e um quarto da frequênciado pulso de clock. Isso se estenderá sucessivamente aos demaisflip-flops. Assim sendo, podemos notar que uma das aplicaçoês docontador será a de dividir a frequência de um sinal por númerosque sejam potência de dois (2º), onde, n é o número de flip-flopsutilizados. 199
6.7.2 Contador de Década Assíncrono
O contador de década é o circuito que efetua a contagem,
em números binários, de zero a nove (10 algarismos), isso
fica seguir a sequência do código BCD 8421 de 0000 até 1001.
Para construir esse circuito, utilizamos o contador
pulsos, interligando as entradas clear dos flip-flops.
Para que o contador conte somente de O a 9, deve-se
gar um pulso zero na entrada clear assim que surgir o caso
signi
de
jo
io
(1010), ou seja, no 10º pulso. O circuito de um contador de década assíncrono é visto na figura 6.36.
ao To oz os
ENTRADA
&| ãR
ido ao: A oI| À J2 oa) Ass [>
K ex e K ãCLAo ao| eKo n A
Figura 6,36
Temos, nesse caso, a seguinte tabela da verdade:
Pulsos de
entrada 2; Q20207 70, CLR
2 0 0 O O 1
2 oO O O 1 1
2 oO O 10 1
2 E O 13 1º oO 1 0 O É
º O 1 O 1 ho
e D 1 13X O d
2 E 1 494 z
2 1 0 0 O É
10º 1 O O 1 2
GoiTT OD
11º 6 0 00 112º 0 O O 1 Y
Tabela 6.16
Após 10º pulso de clock, o contador tende à assumir o
estado Qg= 0, Qi: = 1, Qa = O, Q3 = 1 (10107), porém, neste
instante, a estrada clear vai para zero, limpando Oo contador, ou
seja, fazendo com que assuma o estado zero (0000), recomeçando a
contagem.
200
6.7.3 Contador Sequencial de O a n
Vimos no item anterior, um contador que faz à contagem
de O até 9. Utilizando o mesmo processo, podemos fazer um contador contar de zero até um número n qualquer. Para isso, basta
apenas verificarmos quais as saídas do contador para o caso Se
guinte a n, colocarmos estas saídas numa porta NE e à saída desta ligarmos as entradas clear dos flip-flops do contador.
Para exemplificar, vamos elaborar o circuito de um contador de O a 5. Nesse caso, desejamos que o contador recomecêe à
contagem após o estado 5, ou seja, surja zero em todos os flip-flops.
Nesse caso, o estado seguinte a n (5) será o 6, ocasio
nando nas saídas: Q, = 1, Q,= 1eQ,*= 0 (110). Quando ocorrer
esse caso, deverá haver um pulso zero nas entradas clear interli
gadas, levando o contador à zero. Deveremos, então, ter na entra
da da porta NE, a seguinte ligação: QQÃ,Ã- O circuito ficará então:
oo o o2
- pio—ao Ho o 2 ooENTRAPÃL ox FF K FEIO K FfKo om fo oi Kk2 OCLR LR CLR1 ooCcLR 2Figura 6.37No circuito, usamos somente 3 flip-flops, pois, são suficientes para contarmos até 8 (2? = 8).6.7.4 Contadores Assincronos DecrescentesComo vimos no item 6.1, os contadores se dividem em síncronos e assíncronos. Essa classificação é feita de acordo coma operação do clock do sistema.Os contadores podem também ser classificados pelo tipode contagem que executam, ou seja, se executam contagem crescente ou decrescente, a estes contadores damos os nomes de contadores crescentes e contadores decrescentes respectivamente.
Os contadores vistos até aqui são contadores crescentes,
pois contam os números progressivamente de O a n.
Vamos estudar, agora, os contadores que efetuam a "conta
gem decrescente. Esta é vista na tabela da verdade:
201
Decimal|Código BCD 842115 + & É É14 di 1 1 O1 3 1 OQ 112 1 1 8 OLil 1 &s 1 310 + oO 1 09 í o Oo 18 de 0 O OFé o do de É6 o 1 1 O5 o 1 &€ x4 o 1 0 0É o É de ddZ o o 1 O| o oO O 1o [ O O OTabela 6.17O circuito que efetua a contagem decrescente é o mesmocircuito que efetua à contagem crescente, com à única diferençade extrairmos as saídas dos terminais Q"', Q, Q, e 7T;, sendo Ooterminal Q3 o bit mais significativo. Podemos notar, pela tabelada verdade, que a contagem decrescente nada mais é que o complemento da contagem crescente. Assim sendo, o circuito é visto nafigura: ao o a2 asiso oo o o J2 o2 Jão oaENTRADA: ick sro eK FF cK FF2 CK FFaFixo—Go Kk1 o k2—Ga k3 Gs1Figura 6.38Podemos também montar um contador decrescente, injetandonas entradas clock dos flip-flops, as saídas complementares comoê mostrado na figura: 1º 1” 1” ]ºJo ao; At o 2 aa ess os)seem| x FFO | K FF) | CK FF2 || cK Aako—Go EK à Kx2—AR xa 03Figura 6.39Podemos estudar o funcionamento do circuito através dosgráficos:202
CRBESENTCSENCICRSCSSENTSRECEENENE)
129,28 Ps 42, 52/62/72, 82, 92, 102,112, 129, 132, 140, 152, 162,172,
aee |UAnjnã
9, lo ,ol, 1 lo ,0) 1,1 0, 0/1 1/0 ,0|
Qo2 1,1 ,1,1(/0,0,/ 0/0/1474 17 1,17 lo 0 0,0 |
O), 4 1,1, ,1,1,/1,t1/ 0 0 0 0 0,0 o ,0ol,
Figura 6,40
Devemos lembrar que o clock dos flip-flops FF1, FF2 e
FF; são respectivamente Q69, O 1e Q2 logo Qy Q,7.eQ; irão tro
car de estado nas subidas de O,, Q e Q2respectivamente (desci
das de DU, Die TD).
6.7.5 Contador Assíncrono Crescente e Decrescente
Podemos construir um contador que execute : a contagem
Erescente ou decrescente. Para isso, utilizamos uma variável de
controle que quando assume 1, faz o circuito executar contagem
crescente e quando assume zero, contagem decrescente.
O circuito é mostrado na figura:
ao os os
po ao TR 2 o |
EN ck FFO iCK FEI lex FFa
xo dot xs sm xx os
Figura 6.41
Notamos que, no circuito, quando o controle X estiver em
1, as saídas QU, th e 2 estarão bloqueadas, fazendo com que entrem as saídas Q1- QN, e Ra nas entradas ciock dos flip-flops
FF,, FF, e FF; respectivamente. Isso fará com que o contador conte crescentemente.
Quando o controle X estiver em zero, a situação se inverterá e, por conseguinte, o contador contará decrescentemente.
Notamos também que Q3 será a saída do bit mais significativo.
203
6.8 Contadores Síncronos
Esses contadores possuem entradas clock curto-circuita
das, ou seja, o clock entra em todos os flip-flops simultaneamen
tes
Para que hajam mudanças de estado, devemos então estudar
o comportamento das entradas J e K dos vários flip-flops, para
que tenhamos nas saidas, as sequências desejadas.
Para estudarmos os contadores síncronos devemos sempre
escrever à tabela da verdade, estudando quais devem ser as entra
das J e K dos vários flip-flops, para que esses assumam o esta
do seguinte. Para isso, devemos lembrar sempre da tabela da ver
dade do flip-flop JK:
J K Qf
oO Oo| ça (mantém o estado)
o 1 o (fixa zero)
k o 1 (fixa 1)
1 1|Qa (inverte o estado)Tabela 6.18Utilizando esta tabela, construímos outra, relacionandoos estadosde saida e as entradas J e K:Qa of J K1) (jo o o é2) (o Tt 1 683) |1 o 6 14) |1 1 s oTabela 6.19Vamos, agora, analisar cada caso:1) Se o Flip-flop estiver em zero (Qa = O) e quizermos que o estado a ser assumido seja zero (Qf = O), podemos tanto mantero estado do flip-flop (J = O, K= 0 + Qf = Qa), como fixarzero (J= O0,K=1 +Qf=0),logoseJ=0OeK=é teremosa passagem de Qa = O para Qf = O.2) Se o flip-flop estiver em zero (Qa = O) e quizermos que o estado à ser assumido seja 1 (OFf = 1), podemos tanto inverter oestado (J = 1, K= 1 +0of=Qa), como fixarmos 1 (J = 1, K=O+ QE =1),logoseJ=1eK=Éd teremos a passagem de Qa=0Opara Of = 1.3) Quando o flip-flop estiver em 1 (Qa = 1) e quizermos que elevá para zero (OF = O), podemos inverter o estado (J = 1, K=l+ Of = Qa) ou fixar zero (J = 0, K= 1 *Qof = 0), logo se J=ée Kk=1 teremos a passagem de Qa = | para Qf = O.4) Quando o flip-flop estiver em 1 (Qa = 1) e quizermos que elepermaneça em 1 (Of = 1), podemos manter o estado (J = O, K=O+ Of = Qa) ou fixarmos 1 (J = 1, K= O +Q0f = 1), logo seJ=ÉÓekKk=0 teremos a passagem de QOa = 1 para QE = 1.204
6.8.1 Contador Síncrono gerador da Sequência do Código BCD 8421
Para gerarmos esse código, necessitamos de quatro flip-
flops JK mestre-escravo, ou seja, um flip-flop para cada bit do
código. Em seguida, montamos a tabela da verdade:
BCD 8421
2, 2, Roo
rErEEELELHHOOOOOOOO
|O
PELHLOOOOHPHHOOOO PRPOOrFHOOFRHOOFrFFrPOO
FPOrFLcoFrOoOFPO
SOFO=SOHKHO
Tabela 6.20
Essa tabela apresenta a sequência que as saídas dos flip-
flops devem assumir mediante a presença de pulsos de clock. Paraisso, devemos estudar para cada caso o comportamento das entradas JK.
Vamos supor que ao ligarmos o contador, ele assuma o seguinte estado inicial:
ozle leite,
O |O jo |O
Ele deverá, após o 1º pulso de clock, passar para o estado seguinte:
Q 3/02 /01/Q20o
o jo lo |1
Sob a presença do 1º pulso de clock, temos:
- Q; que estava em zero deverá passar para zero, logo, antes do1º pulso de clock, devemos ter as seguintes entradas nesteflip-flop: Jg; = O e K3 = é (J=0 e K=ó + Qa=O passa para Qf=0).
- Q, ocorre caso análogo a Q; logo: Jy= 0ekKy;= é.
- Q idem, logo: Jjy = O e K; = É.
- Qy due estava em zero, após o 1º pulso de clock deverá mudar
para 1, logo antes do 1º pulso de clock, devemos ter as seguintes entradas neste flip-flop: Jy = leK = é (J=1 eK = É +Qa = O passa para Of = 1).
205
Podemos, agora, escrever a primeira linha da tabela daverdade:
Descida do
pulso de ciock
1º pulso oO O O O o já [O |é |O [é 1 é
2322 27 2 [IZIKR 3/5, [E 21, [KI
O contador estará, agora, no estado:
2 3|22/21| 20
o fo fo 1
E este deverá, após o 2º pulso de clock, passar para:
0; | Qz 21120
o o [1|oPodemos então, analisar as entradas J e K para esse caso:- 23 : estava em zero e deve permanecer em zero, logo antes do2º pulso de clock, devemos ter a seguinte situação ãeentrada no FF: J = O eK =,- Qsr : possui caso análogo à Q 310go: Ja = O e Ka =.- Q) : estava em zero e deve passar para l, logo, antes do 2ºpulso de clock, devemos ter a seguinte situação de entrada no flip-flop FFy: Jy = 1 e K] = É.- Qg : estava em | deve passar para zero, logo, antes do 2º pulso de clock, deveremos ter a seguinte situação de entradaem FF: Jo=dekKkp6p=1.Podemos, agora, escrever a segunda linha da tabela daverdade: Descida dopulso de clock Pa R2921 Pol a| Kal |Ka|[91/K1 [9o9[/K1º pulso o o o o|ojéó[(/0oig jo|é |1 |é2º pulso o o O 1 |[oj| é jo é |1|é (é |10 0 10Para fixarmos melhor o procedimento, vamos analisar maisuma mudança do contador, ou seja, após a descida do 3º pulso declock, a passagem do estado 2 para o estado 3:estado 2 —> OQestado 3 —> O dd- OQ; vai de zero para zero .. Ja=0 e K;= Fm- Q, vai de zero para zero né Pra a E 0 e K,= 6.- OQ, vai de um para um A ,=6 e Ky=0O,.206
- o, vai de zero para um -“. q =l1 e Kop= é.
A tabela da verdade até a terceira linha ficará assim:
Descidas do
pulso de clock|232 21 Qo|Ia|K3|/%2|K2|9 11K1 [3 o]Kko1º o o o o l|ojé joig|o é 1 |g2º 0 O O 1 jo já jo já |1 jé já |23º o o 1 o l|ojg|o é|é |o|1 jg0 O 11A tabela da verdade completa será então:Descidas dopulso de clock|23 2221 Ro a|Ka|%|K2 97X [I69lK1º imo o o o llojgl ol lg jo é |1 Ig2º tio 0601|jo go gi1 É |é|13º tj o o 1% ojfojig/ ol gg 0 |1|g4º 1|o o 1 1 [[o0|S|1 /é ig 11|$|15º : o 1 o O /(lojgigl01/0 (é 1º 1 lo 1 0 1 jJoigig| o|1 (é|dó |12 ! o 1 1 O |loigi é/|0 g|o |11g2 1 jo 1 1 1 (1/8|é|1 É 181* i 1 0 0 O ||g/0 jog |O lá |1 é10º 1 1 0 0 2 |g/0 o é 1 é [é |111º 1! 17 o 1 0 |ã5io/ o|g é lo [1 |É12º tio 1 o 2 1 |[gjo [1|é é 1 lg |113º tl1 1 0 o lgjolg/ (o jo|é |1 |g14º | 14 1 0 12 lg o é o 1|é é 115º Il 1. 1 1 0 lgio| é lo é lo |1 |é16º L $ 11 8/21 é 1 é |2Tabela 6.21Devemos colocar o estado zero do contador após o :estado15, pois ao final da contagem, o contador deve reiniciar a contagem. Podemos, agora, obter as expressões de J3, Ka, Jar KarJp KR, JW e KQ, para isso vamos utilizar os diagramas:J; qa K;oÉe)6 ozeleiliojo ee|oo eleloio4 &% Kg = 0,29,Figura 6.42 207
JI2= 22
—. Ja= K27 = 9190
Figura 6.43
Jg
Figura 6.44
Jo
7/8
e
ef
ele
e
lteleils
ef
Qo
Figura 6.45
208
K25 2%
a
O circuito será, então:
1
CLOCK
Figura 6.46
6.8.2 Gerador do Código Gray
00 0102
Vamos seguir o mesmo processo para a construção da tabela da verdade.
Entradas do Código Gray
pulso de clock|Q; Q> Qy Quo1I3alKa |92|K2[I] IK1] Io |K,oe o 0 00 o já jo lá lo 1á [1 éé 0 0 o0o1 o é jo lá |11é |g|OS Oo o11 o jé jo |é é lo |é|1e o 010 o é |1|é|é jo [01* o 1 1 0 o é [é|0|é 0 [1é O 1 1 1 o é já 10 é |1 |É|O9É o 1 01 o é é|o jo é|é|1e O 1 00 1 é [é 0/0 é [O0|[É2 11 0 0 é jo |é 0 [0|é [11%10º 11 0 1 é jo lá|o 1|é |É Oo11º 1 11 1 é lo |é|o lé jo |é|112º 11 1 0 é o jó 1|éjo [ol13º 1 0 1 0 $ o lojé é io/2]|é14º 14 O 1 $ 010|é 1811 |d|O15º 1 0 0 1 é ojiojé jo 1d ig|216º 1 0 00 é 1/0|é lo|é (0 |Tabela 6.22Lembramos mais uma vez, que devemos colocar o estadoro após o último estado assumido pelo contador, para indicar queesse deve reiniciar a contagem.Agora, podemos simplificar as expressões das entradas JK,Devemos lembrar também que a colocação no diagrama dese faz através da possibilidade assumida pelas variáveis detrada. zeKarnaughen209
Is Ds0/0 /0Ç|0o
filotojlo
leis [| gg
la lujlejsa
[E
JI 3= AR 02
Figura 6.47
2
J2= AMO;
Figura 6.48
Ta
9,7 = 2,8&0,*t 0,922;
177 QU;T2+ DO)
1º 2 (0:90)
Figura 6.49
uú
5
MN
NV
210
K3
KR = 0,RT,
K,
K, = MO;
ão
K,1= 2020 *+ MTL;
K1 = 0(0/0;3+ TO)
K1= 0, (0;00,
Jo Ko
Jo = 005 + CoMm+t Kq= 0,500, *+09,0,0
230:AM + SO R3&Q1 + 0;0,0,
Jo= 030,0, + RQQ) + K1f,= 03(0,0, + 0,0) +
R3(0,0 + DL) 0; (2.0) + 0,0,
J9= 030200) *+0&(0; O) K,=0;(0, OQ)+0: (0,0 2)
Jo= U30Ç3Õ0) + 0&(0, OO) Ko, = 0; (04) + O30OÕ 07)
J9="= 0;0 (0,800, K,= 0; OLONQN
Figura 6.50
Figura 6.51
211
6.8.3 Gerador da Sequência do Código Excesso 3
Vamos seguir o mesmo processo e montar a tabela da verda
de do código Excesso 3.
23 2 21 29|| Kah|Ka IaSolXoemo O 1 1 Oo|é 1 é|É 1|é |1i oO 1 0 0 o ié é|0/0 lá 11 |i O 1 0 1 oig éio| 1 ló|é il1.|oO 1 1 O olé ig O [é jo |1 jái o 1 1 1 1/6 iój11|8 1 é ilÉ 1 0 0 O é 10 jo é [O|é 1 já; 1 0 O 1 é 10 lo é|1|é é |1i 1 0 1 0 é o jo é id 011 é; 10 11 é1O 11 [é|é |1 16 |1Ra 1 é |1 [é 1/1 é (1 éTabela 6.23Se impusermos as condições das entradas J e K como visto, veremos que o contador seguirá essa sequência. Porém se noinstante em que ligarmos o contador, este assumir um outro estado que não pertence à sequência do código ? Para evitarmos esseproblema seguimos o processo descrito a seguir:1º - Verificamos os casos que não pertencem à sequênciaNo caso, temos os estados: O x E ” 6 OO eO2º - Montamos uma tabela da verdade que force o contador a entrar na sequência do código quando assumir um desses casos.Um meio de conseguirmos isso é o de fazermos o contadorseguir uma sequência auxiliar. Para o caso citado, temos:SEQUÊNCIA DO(5) (9 (5) (9) (O) (O (9 cónico EXCESSO 3ts) OOoFigura 6.52Podemos observar que do estado 13 o contador passa parao 14, do 14 para o 15, e assim sucessivamente, como mostra afigura 6.52, até chegar ao estado 3 onde o contador iniciaa sequência do código.212
Estado|O; Q, Q, 9|Ia K 3192|Ka) |K1|9 ojKoÉ 1 1 0 1 $ jo ig|O 1 é|é |1O) 11 10 é o já jo já 0|1 |2 1 1 1 $ 2 é 12 é 1 )É |1S, oO O OC O o 16 jo té jo [é |2 éQ 0 0 01 o lg o ilg 1 [é|é |1O 0 O 10 o ig [o|é |é jo |1 é& 0 O 1 1Tabela 6.24Podemos notar que mesmo que o contador caia num dos casos não pertencentes à sequência desejada, entrará nessa sequência, na pior das hipóteses, após o 6º pulso de clock (estado 3).3º - Montamos a tabela da verdade completa:Estado |; Q7 Q7Q6 | IajK3alI2|K2/N| K1] o] Komo o o o d jo |é [o é |1|g! O 0 001 o é jog 1 8 g|1i S 0 010 og jog é/0/1 [É| py [ooiios Tigigli gi 29a o 0 1 00 oigig 0 (ol |é1l1|gia fo o 101 o ig o |1/g|g|1: ! C& O 11 0 o é é o lg /0|1|& Código: ! O oO 1 1 1 1/6|É |1 gd/1/8011 Excesso 3Hi 1 0 0 0 |g& 0 /o| go /g|/1| |1 1 Çõ 1 0 0 1 $ 0 /0| é |1|/É|g|1HH E) 1 0 1 0 lg ol oigilg/lo(/1|gHá GS 1 0 11 $$ /0/1/8|/F|/1|/8|1i LO) 11 000 HIS [1/21/81 8| e 1 1 0 é/ol égloi1/g| g|2i O) 11 1 00 $/ol é /0| g/0/1| |E 11 1 $ 2/8 |2|g[1 /8|2Tabela 6.25Podemos agora, transpor as condições das entradas J K, eassim escrever as expressões: 213
IJ; K;
33 = 0,00, K; = 0,0 09 + QT,
Figura 6.53
5, K,
1,72% KR, =
Figura 6.54
” K
J7 = Oo + Q3% K1 = Qo
Figura 6.55
Jo Ko
IEA Cod =K = KÇçr
Figura 6.56
214
Podemos esquematizar, agora, o circuito do contador gerador do código Excesso 3.
mo
o
3 62
É
5 é 2
sOQ
qo ss&Ésé
: | No
+T LIGgEzÉ
5 5 Z
ao
oo o
K
FFO
Ho FAKo
CLOCK
Figura 6.57
Nas saídas Q3 Q, Qj E Qf, teremos o código excesso 3,sendo Q; O bit mais significativo.
6.8.4 Contador Johnson
O circuito do contador Johnson é visto na figura 6.58.
215
ao o jo? os os
so oo Jo oi 2 o LL 3 os sa aa
p1CK FFO pick FFI Pp 1CK FF2 pÃCcxK FF3 p4CKk FF4
ET Axo
—
do kt ro k2 = K3 os K4 ao
CLoCK
Figura 6.58
Podemos notar que sendo o estado inicial zero, nas entra
das Jo e Kg teremos 1 e O respectivamente. Logo após o 1º pulso
de clock, o contador irá apresentar o seguinte estado:
o, lo,lo,loslo,
1 o o o o
Esta realimentação (Jo = Qy e Kg = Qu) irá fazer com que
o contador execute a seguinte sequência:
Clock Qu Q3 Q2 Q1 Qo
21º O O O O O
2º O O O O 1
3º O O O 1 1
4º O O 1 1 1
5º O 1 1 1 1
6º 1 1 1 1 1
7º 1 1 1 1%
8º 1 1 1 0 O
9º 1 1 0 0 O
10º 1 0 O O O
O O O O O
Tabela 6.26
Após oquinto pulso de clock, notamos que a saída Qu, torna-se 1, logo Q, = O. Isso fara com que as entradas Joe K, ti
quem iguais a O e 1 respectivamente, gerando a continuação da
sequência como visto na tabela anterior.
Para forçarmos o contador a iniciar no estado zero, pode
mos formar uma sequência de todos os outros estados não compreendidos no código, fazendo com que essa sequência auxiliar caia no
loop da sequência do código (procedimento descrito no item 6.8.3).
Porém, podemos também logo de início, limpar o contador, ou Se
ja, aplicamos um pulso de zero nas entradas clear de todos osflip-flops, forçando assim o estado inicial.
6.8.5 Contadores Geradores de Sequência
Com os contadores síncronos podemos formar uma sequência
de contagem qualquer.
216
Vamos usar, como exemplo, os contadores mais comuns quesão: Contador em Anel (também conhecido como Ring Counter), Con
tador de Década, e vamos mostrar também que as contagens crescentes e decrescentes são casos particulares de uma sequência qual
quer.
6.8.6 Contador em Anel
Esse contador deve gerar a seguinte sequência:
23 2 Q;1 Qu
ri>0 O O 1
ii o o 1 Oo
ij O 1 0 Otl O O O
Tabela 6,27
Vamos estudar, de um modo análogo aos anteriores, O com
portamento das entradas J e K, perante a sequência apresentada.
Para isso, montamos a tabela da verdade:
2; 2, 2,7 2,6 || KE3|%|K2[I [KR [6%
reto E & x oléjjog i2 lá [é |11 o o 2 o o|é|1/8 (é 11 /0 |1 O. 1 O O 1/6 18 (110 (É 10 |t-EL 0 0 O é|1 jo é jo|é |1 |éTabela 6.28Supondo conseguir o estado inicial através das entradaspreset e clear, notamos que o contador permanecerá sempre no lcopda sequência, logo, os outros estados tornar-se-ão irrelevantes.Podemos, então, transcrever a tabela da verdade para os diagramas*s a Ss asTolgho sd [8 651 [6] 66) é 6 sisé alglef& é ju ala|&Cléjgigis ll gju|4Qo QoT;37 O; Fá 02 *Figura 6.59* Embora pudéssemos ligar a entrada K3em 1, podemos também 1igá-la à saída GQ, 217
Q:
TI =27
Figura 6.60
* K, análogo a K3.
J
7ºFigura 6.61
* K] análogo aos anteriores.
Jo
Qs
e
efe
le
o
=
e
e
efe
le
Jo = 3
Figura 6.62
* K , análogo aos anteriores.
Após obter as expressões,
to do contador em anel:
218
podemos esquematizar o circui
ao os o2 os
1 1 T T
do "Roo 7 PR odio PRos as "os
Hex ro|ex me|ex 2|ox fraKo cão 1 cu TAS aERAS qeÍ É ! lCLOCKFigura 6,63Podemos “também fazer com que o contador entre na sequência descrita, mesmo assumindo qualquer estado inicial, paraisso, basta seguirmos o procedimento visto anteriormente.6.8.7 Contador de DécadaPodemos construir um contador de década síncrono, paraisso, seguimos o mesmo processo utilizado para a construção dosoutros contadores.Primeiramente, estudamos o comportamento das entradas Je K: 23 2 R1 Ro |Kai |XK2/4 [K1/9ojX%p-fO O O O olé jolgio|é|1 já' oO O O 1 o é joig|1 é|é |1I 0 01 0 o lg joiIg Ig o|2 éi 0 O 1 1 o éi1|/éig|/ 1/8 1É Oo 1 00 o é|é/0/0 é11 IgÉ oO 1 0 1 o é|é 0/1 /g|é j1í o 11 0 o é|é /0| [0/1 11 O 11 1 11 8 8/21 é [1/4 1Ê 1 0 0 O és 0 /0/g [/o1g|1 lgL=er-l O O 1 é|2 o/é [olé é 1Tabela 6.29Supondo conseguir o estado inicial através das entradaspreset e clear, temos que os outros estados não pertencentes àsequência anterior são irrelevantes.Podemos agora, transpor para os diagramas:J o, K3 3Ts = 2%, K; = O,Figura 6,64 219
K2
Ja = QQ% K2 = Q120
Figura 6.65
JIJ, Qn K,eisfee
6 lePlololga|; o
o,
I1= RE; K,= OQ,
Figura 6.66
Jo Ko [A
$ 14
6 1/1 6
PEPEPERERA
Bh |) ig
Qs
Il Ko =1Figura 6.67
Podemos, mediante as expressões obtidas, esquematizar O
circuito de um contador de dêécada sincrono;:
1 ao õ 1º 1 o2 aos 1
Jo go Lilo ) J3oQs Eck FFO ÍCK FFt K FF3ka qo ki ka GQCcLR CR CLACLOCKFigura 6.68220
6.8.8 Contador Gerador de uma Sequência Qualquer
Podemos construir contadores que gerem uma sequência
qualquer. Para isso, basta estabelecermos a sequência e seguir
mos o método já conhecido, ou seja, o da determinação das entradas J e K. Os estados que não fizerem parte da sequência deverão ser considerados e analisados como visto no item 6.8.3.
Para exemplificarmos, vamos construir um contador que gere a seguinte sequência: O + 1 +2 + 3 + 10 + 13 +O,.
O loop que o contador deve efetuar para seguir a sequência será:
OBNONONONONO
Figura 6.69
Notamos que os estados que não pertencem à sequência são:
4, 5, 6, 7, 8, 9, 11, 12, l14 e 15.
Então, vamos fazer com que o contador, estando no estado
4, após o pulso de clock, vá para o estado 5, deste para o 6 eassim sucessivamente, até que do estado 15 vá para o zero que
pertence à sequência. Esquematicamente temos:
Figura 6.70
Notamos que esse contador, na pior das hipóteses (esta
do 4), irá entrar no loop da sequência após o 10º pulso de clock.
Vamos, agora, montar a tabela da verdade:
Estados|Q; Q2 2 Qo|I3K3%|KI [KR IANoO o o 0 0 jog jo gjo|g 1 |gO o o 0 1 jo|é /o1é (1|É já |1o o o 1 0|o |é jojlg ig [o |1 Igo o o 1 1 |é [o |é |é jo já |2ão 1%1% notamos que do estado 3 deve ir para o 10oO o 1 0 o [olé é/o|o é |1 |goO o 1 0 1 jo é é joj|1 |g jg |1o o 1 1 0 |O |é |é|0|g jo |1 igo Oo 1 1 1 |2 é éj/1 (é 2 (8 |6 1 o o o |g o jolgjlo lg|1 |gTabela 6.30 (parte) 221
Estados Q;3Q0, Q,) Qç69|IZ|K3|95|/K2|17 KilX% Ko
O 1 o o 1 |g jo og |1 lg lg o
Cá) 1 0 1 2) notamos que do estado 9 deve ir para o 11ÃO 1010 é |o |1 |é | |2 [1 |snotamos que do estado 10 deve ir para o 13
6 é io l1 lg é |1 |g (1oa $|o lg io 1 |g jognotamos que do estado 12 deve ir para o 14é ]1 la 1 Jo la la ]aSeÚ (o) o 0o0o o notamos que do estado 13 deve ir para o OBO1110 lg /olgj o lgjlo|1|gás 2 1 2 1 |é 2 lá 1 é /21 [gg |2BSORooo0 TOtaços que se Estado 15 deve ir para o OTabela 6.30Podemos, agora, mediante a utilização dos diagramas, obter as expressões das entradas JK:J; K;JI3=7 278 K3 = 232%Figura 6.71Jaz K2Jz ooo ol oo$$) | ss6 él)"jojo 115)QoJI272PN7 K, = EQ,*t NM,Figura 6.72222
J, K,
7 00,+ QT, +23, x, = 20,0,* &7T,J7=Q,(Ra*+ 62 + A (&Q)
J7= 0 (0302) + QuA(0302)
3,7 = O (22
Figura 6.73
Jo K,
o,
Jo = 03 +Q& + K = O;+tQ& +O2,
Figura 6.74
“Podemos, agora, esquematizar o circuito que irá gerar
a sequência dada:
O qo o o2 aos
CLOCK
Figura 6.75
223
6.8.9 Contadores Crescentes e Decrescentes
Os contadores síncronos crescentes e decrescentes são
casos particulares de contadores, geradores de uma sequência qual
quer. A única diferença será a introdução de uma variável X, que
quando estiver em zero, indicará que o contador deve efetuar a
contagem crescente, e quando estiver em 1, o contador deverá
efetuar a contagem decrescente. As contagens são mostradas na tabela:
x Rx Q;1 Qo
o |.o o o<imo
o oO O 1 ilo oO 1 O 12
Contagem o o É 1 12
Crescente o 1 o o ao 1 0 1 15
o 1 E o 6o 1 1 12727
1 x 1 1<- 7 .
Contagem ã ú 3 ? 1 ê
Decrescente 1 1 o o ia
Í o 1 1 i3
1 o 1 O 21 o o 1 11
21 o o o---Ho
Tabeia 6.31
Vamos estudar o comportamento das entradas JK:
*|222% 2Qo| TR 9X alojÃool>o o o jojié (0/1 igoflio o 1 [Og [1 ig|éolio 1 o lo1lé|é jo il1 |golio 1 2 [21 é ig i1 é ilo/'1 o o [é lo og |1 igo/ 1 O 1 [é (0/1 18 é |1o/1 1 o|é (jo já jo l1 |go 1 1 1 [é 1 [é 12 é 21/1 1/1 é (0 é /oié/|11/1 1 Oo [é Jo é l1 1 ig1/1 o 1 |é jo jo |é lg il1/1 o O [é |2|1|8 181/0 1 1 |O|é já 0 éli / o 1/0 og é|1 11 lg1/0 O 1 |O |é jo |é|é (11 /l-o o O [12 é |1|é 1 igTabela 6.32224
o,
JIJ, = XMm A, X 2 K, =
Figura 6.76
J7 K1
2
x
97 =XW, + K, =C.aoJy=Ky=XO2,Figura 6,77
ITQ Ko
Qr
4 1/13 |g
$/ 1/1 |g
Q2
x "
$i 11 é
6/1711
Qo
ÇA KQq= 1
Figura 6.78
Podemos, agora, esquematizar o circuito de um contadorcrescente ou decrescente, também conhecido como up/down counter.
oo o ]o 001 J1 o J2 o2)
per LsHs ck
T ko —áãoh Ul, =D ke &
CLOÇK| |
1)IOFigura 6.79 225
6.9 Contadores Utilizados em Circuitos Temporizadores
Os contadores podem ser usados para várias finalidades,tais como os temporizadores e os relógios digitais.
6.9.1 Contador de O a 59
Esse é um contador muito utilizado nestes tipos de circuito, pois a cada 60 segundos devemos contar 1 minuto e a cada
60 minutos devemos contar 1 hora.
Podemos construir um contador de O a 59 de várias manei
ras. A primeira seria um contador assincrono de O a n onde n é
igual a 59. O processo de obtenção desse tipo de contador foivisto no item 6.7.3. A segunda maneira seria à de utilizarmos 2
contadores assíncronos, sendo o 1º de O a 9 (contador de década)
e o 2º de O a 5, ligados da seguinte forma:
Op Oc OB OA
É
Og' OA
o CONTADOR DE o CONTADOR DE
ENTRADA DÉCADA ENTRADA DE oAS
DE PULSOS PULSOS
Figura 6.80
(a e QA' são bits mais significativos dos contadores)
Notamos que a cada dez pulsos na entrada 1, teremos uma
descida de pulso na entrada 2, e após o pulso 60, teremos o contador novamente em estado inicial.
A terceira maneira seria a de utilizarmos um contador
síncrono que execute à sequência de O a 59 (item 6.8.5). Podemos
notar que para levantarmos a tabela da verdade desse contador, otrabalho seria exaustivo, pois precisaríamos utilizar 6 flip-
flops.
A quarta maneira seria a de utilizarmos 2 contadores sín
cronos, sendo um de década e o outro de O a 5, ligados de manei
ra análoga ao circuito já visto.
6.9.2 Contador de 1 a 12
Esse contador é utilizado para a contagem de horas. No
caso da contagem de 1 a 12, é mais utilizado o contador sincrono
pois este permite mais facilmente o inicio da contagem pelo es
tado l. Para esquematizarmos, basta que sigamos oO procedimentodescrito no item 6.8.5.
6.9.3 Diagrama de Blocos de um Relógio Digital Básico
Como os elementos vistos até aqui, podemos esquematizar o
diagrama de blocos de um relogio digital básico. Esse é visto na
figura:
226
CONTADOR DE CONTADOR DE CONTADOR DE GERADOR DEI,
HORAS MINUTOS SEGUNDOS FREQUENCIA
11 A 12) to -59) (0 — 59) FIXA 1H;3-
DECODIFICADOR DECODIFICADOR DECODIFICADOR
BCD 8421 — 7 BCD 8421 P/ 7 BCD 8421 P/ 7SEGMENTOS SEGMENTOS SEGMENTOS
DISPLAY DISPLAY DISPLAY
HORAS MINUTOS SEGUNDOS
O O Go O OOo O o O OG o
Figura 6.81
Analisando esse diagrama de blocos, notamos que a cada
pulso do gerador de frequência, o contador de segundos apresentará sua contagem num display de 7 segmentos, gerando também um
pulso de clock para o contador de minutos, que também apresentará sua contagem no display de minutos. Este contador, por sua
vez, gerará um pulso de clock para o contador de horas, e assim
poderemos ver no display geral a contagem relativa às horas, aosminutos e aos segundos.
6.10 Exercícios Propostos
1 - Mostre que o Circuito abaixo é um flip-flop RS com
clock, determinando quais as entradas R e S.
to)
CLOCK
o
Figura 6.82
2 - Como podemos construir um flip-flop JK a partir docircuito do exercício anterior?
3 - Como podemos construir um flip-flop JK mestre- escra
vo com o mesmo circuito?
4 - Elabore um contador assincrono que faça a contagem
de O a 23.
5- Elabore o circuíto de um contador sSíncrono que execute à sequência mostrada no diagrama da figura:
O OS O (o O o o)
Figura 6.83
227
6 - Elabore um contador síncrono que faça à contagem do
código Gray, de maneira decrescente.
7 - Elabore o circuito completo de um contador síncrono
para a contagem do código BCD 7421, e o decodificador a ser colo
cado em suas saídas, para visualizarmos a contagem num display
de 7 segmentos.
228
CAPÍTULO 7
CONVERSORES
7.1 Introdução
Vamos, neste capítulo, tratar dos Conversores Digital-
analógicos e Análogo-digitais. Para iniciarmos esse estudo, va
mos, primeiramente, estudar o significado dos termos analógico
e digital.Entende-se por analógica toda variação contínua de umavariável. Todas as grandezas físicas (velocidade, pressão, tem
peratura, corrente elétrica, tensão, resistência, etc) variam
de forma analógica, isto é, para se atingir um valor desejado de
uma grandeza qualquer, é necessário que esta passe por todos osvalores intermediários de forma contínua.
Qualquer variação existente pode ser observada através
de um gráfico, onde se relacionam a grandeza que varia, o tempo
ou outra referência física.
grandeza fisica
qualquer
tempo ou
Figura 7.1 qualquer outra referência fisica.
O gráfico, mostra uma variação contínua ou analógica.
Em resumo, uma variável analógica pode assumir todos os
valores dentro de sua faixa de atuação.
Entende-se por digital toda variação discreta, ou seja,
a passagem de um valor à outro se dá em saltos. Podemos obser
var na figura, o gráfico de uma variação digital:
(GRANDEZA) v
Figura 7.2
Uma conclusão imediata, podemos tirar, comparando a varia
ção analógica com a digital, é que na primeira, entre um valor
e outro existem infinitos valores, já na segunda, possuimos um
número finito de valores (no exemplo, na variação digital entre
XxX e Y temos apenas 3 valores: X, Y e Z).
Vamos agora, para reforçar esses conceitos, analisar dois
dispositivos: um de variação analógica e outro digital:
229
Variação analógica:
POTENCIÔMETRO
POSIÇÃO DO
CURSOR
Figura 7.3
Variação digital:
RAB
5 POSIÇÃO DA
CHAVE SELETORA
Figura 7.4
Um outro exemplo de variação digital seria os códigos digitais, pois nestes, passamos de um estado para outro sem infinitos valores intermediários. Dentre os códigos digitais desta
ca-se o BCD 8421, de aplicação mais comum em conversores.
Em vários casos na eletrônica digital, necessitamos con
verter sinais analógicos em digitais e vice-versa. Para essasaplicações utilizamos os conversores análogo-digiítais, e conver
sores digital-analógicos respectivamente.
Esses circuitos são muito utilizados em instrumentação di
gital, transmissão de informações de forma digital e em outros
que, da mesma forma, relacionam variações analógicas com varia
ções digitais e vice-versa.
7.2 Conversores Digital-aAnalógicos
Esse circuito é utilizado quando necessitamos converter
uma variável digital em analógica. A informação digitalizada, ge
230
ralmente, é codificada no código BCD 8421 e é a partir deste,
que faremos a conversão para uma saída analógica. Na saída analógica, teremos estamesma informação em níveis de tensão correspondentes ao valor binário, injetado na entrada. Esquematicamen
te temos:
ENTRADA DIGITAL
(CÓD. BCD8421) )
A
H COVERSOR DIGITAL
Bet ——— ANALOGICO Ou
CONVERSOR D/A'E1 Ddwsa S2 L SAÍDA,| ANALÓGICA
Figura 7.5
7.2.1 Conversor Digital-Analógico básico
O circuito, apresentado a seguir, é o mais simples queefetua a conversão digital-analógica. Trata-se de um circuito
que utiliza como componentes resistores e diodos apenas. Ele évisto na figura:
! , ;
Aeb SAÍDA ANALÓGICAENTRADA DIGITAL t ss (NÍVEL DE TENSÃO)(CÓD. BCD 8421) 8 ADIA ;CADA jBR Rspr——DI Les1 mm!|Figura 7.6
A é o bit mais significativo.
Para entendermos o funcionamento do circuito, devemos lem
brar que o nível zero de tensão corresponde a zero volts, ou se
ja, equivale a ligarmos o ponto ao terra e o nível 1 de tensão
Corresponde a uma tensão pré-determinada, geralmente igual a Vcc.
Outra consideração que devemos fazer é que R', que é o resistor
no qual iremos ter a tensão de saída, terá que ser muito menor
que R.
Se tivermos nível 1 em A e zero nas demais entradas
(10002), a tensão R' será:
vs = Voce . Rº SOM RN! E Ré vs = Vce . R'R+R R
Se tivermos nível 1 em B.e zero nas demais entradas
(01007), a tensão R' será:
= Veg . RR"vs = SECA.2.R
Pode-se observar que nesse último caso, o valor da tensão
Vs será a metade do caso anterior.
Continuando, se tivermos nível 1 na entrada C e zero nas
demais entradas (0010,), a tensão de saída será:
231
sa VOC . Rºvs ak
Por último, se tivermos nível 1 na entrada D e zero nas
demais entradas (000l,), a tensão de saída será:
vs = Vce . nºB.R
Se considerarmos essa última tensão igual a 1, teremos
que as anteriores serão proporcionais: a 2, 4 e 8 respectivamente.
Se tivermos, por exemplo, as entradas A e Cem l e as de
mais em zero (10102= 1010), teremos a seguinte tensão de saída:
vg = Vcce . R' , Vce . R' — vg = Yee.R' (7, 2) ”R 4.R R 4
é vVEG . Rº 5 . s= LECAÃ ,. 2 o. Vs= *R 4
Se compararmos essa tensão de saída com a tensão que foi
considerada como referência, veremos que essa tensão é dez ve
zes maior:
Veg.R'.54.R = 10Vcc . R'
8.R
Dando-se valores adequados àos resistores e a Vcc, tere
mos na saída uma tensão proporcional à entrada injetada.
Para fixarmos melhor o funcionamento do circuito básico,
vamos dar valores aos elementos do circuito e verificar, a titulo de exemplo, algumas das possíveis conversões.
SK
Figura 7.7
O valor de R foi adotado 5Kf e de R' 8N, para que na saída tenhamos um valor numericamente proporcional à entrada, queserá feita sob a forma do código BCD 8421.
Para fixarmos o funcionamento, vamos exemplificar algu
mas conversões:
Exemplo 1:
Entrada: A|BjC|D'm OQ,
0/0ij0 /0o
Temos nesse caso, as tensões de entrada iguais à zero e
obviamente uma tensão de saída igual a zero.
232
A|BJC|D —+ Vs=OV
ojoj0ojo
Exemplo 2:
Entrada: A|BJC|D + 510,
ojt|oj1Nesse caso, temos: OV na entrada A5V na entrada B (VccOV na entrada C5V na entrada D (Vcc = 5V)5V)10K40Ksv EAD 8º khFigura 7.8vs = 8.[—S— + 5 = 5mv10000 40000e x A|IBI|IC|DOl1ço(|1 Vs = 5mvNo exemplo, podemos notar a proporcionalidade entre ovalor digital da entrada com o valor analógico de tensão de saída.Exemplo 3: Entrada: A|B|IC|D — 1h,1/0í1|/1Neste caso, temos: 5V na entrada AOV na entrada B5V na entrada C5V na entrada DsKE F———— DI—A 20K5——**—>—c 40K8 EAMADE— en)Figura 7.9ss =[2— + 5 + ——). 8=11mnV5000 20000 40000E" AIBÍC|D + llmv1/0|/1 /21A tabela irá mostrar a conversão de todos os casos docódigo BCD 8421, através do circuito básico: 233
Entrada digital Saída Analógica
B CC D V (mV)
Do [) (o) o
0 o o 1 x
0 Oo 1 o 2
0 o 1 1 3
o 1 o o 4q o 1 so 1 d& o 6
o 1 21 1 7
1 O o o 8
1 O o 1 Ss1 1 o 101 SO 1 1 11
£ dd o o te
1 1 o 4 13
1 2 1 o 14
+ IL 1 1 15
Tabela 7.1
O circuito básico, apesar de apresentar um funcionamento
correto, possui uma característica desvantajosa que é a de apresentar um baixo valor de tensão de saída. Para resolvermos esse
problema, utilizaremos um circuito um pouco mais sofisticado, fa
zendo uma amplificação do sinal de saída, utilizando um amplifi
cador operacional.
7.2.2 Conversor Digital-Analógico com Amplificador Operacional
Antes de iniciarmos o estudo do circuito conversor queutiliza o amplificador operacional, vamos fazer algumas conside
rações básicas sobre este.Características principais do amplificador operacional:
1) Alta impedância de entrada.
2) Baixa impedância de saída.
3) Tensão de saída igual a zero quando as entradas 1 e 2 tiverem
a mesma tensão,
Símbolo: +Yec
o éEntrada 1: inversora o z $Entrada 2: não inversora
Saida :s Ah
-VYce
Figura 7.10
Montagem de um amplificador inversor de ganho estabili
zado com utilização do amplificador operacional:
234
Ro
> Judo Ad
O ganho do. amplificador apresentado será:
G=-VYS2 Ro
Ve R1
O ponto X irá apresentar um baixo potencial, pois o amplificador operacional) apresenta como característica básica um
elevado ganho, vem daí esse ponto ser conhecido como terra virtual, pois esse baixo potencial será, praticamente, O mesmo ãàa
entrada não inversora que está ligada à massa.
Outra característica importante éa saturação da tensão
de saída, que, na realidade, é limitada pela tensão de alimenta
ção do amplificador operacional, fato devido à saturação dos
circuitos internos.
Outra importante utilização do amplificador operacionalé a de circuito comparador, circuito este que executa a compara
ção de duas tensões, aplicadas as entradas inversoras e não in
versoras. Quando a tensão de entrada inversora for maior que a
outra, o operacional terá na saída a tensão de -Vcc, poís ocorrerá a saturação. No caso contrário, a saída estará em +Vcc. Quan
do as tensões forem estritamente iguais, o operacional apresentará saída zero. Qualquer diferença, fará com que o Operacionalsature em +Vcc ou -Vcc, pois, por menos que seja, será amplifica
da por um ganho elevado, fazendo assim com que a saída entre em
saturação. Essa aplicação do amplificador operacional será utilizada no circuito conversor análogo-digital (item 7.3).
A montagem de um somador de tensões, utilizando o ampli
ficador operacional é vista na figura:
Figura 7.11
Ro
: )
R: à)
:
!
Figura 7.12
Este circuito irá apresentar a seguinte tensão de saída:
vs = - (Ro. v +. vv, +Ãoo vy+ 1... + Ro. VRR1 R2 R3 Rn
235
Esta expressão representa uma soma ponderada das tensões.
Após essa breve apresentação do amplificador operacio
nal, podemos mostrar O circuito de um conversor digital-analógico
com à utilização do mesmo. Este circuito nada mais é que uma apli
cação do circuito somador ponderado de tensões:
Ro
e],
Figura 7.13
A é a entrada do bit mais significativo.
A tensão Vs é dada por:
vs = - Ro , (VA , VB, Vc, VDR 1 2 4 8
As tensões Va, VB, Vc e Vp poderão assumir apenas doisvalores: nível 1 de tensão e nível zero de tensão, logo podemos
escrever: V.RVs = - :Ro /(/A,B,EZÇOERR (2 2 4 8
onde: V é a tensão de nível l ea, B,CebDsãoos bits do código BCD 8421.
Como se pode observar na expressão, a saída analógica Vs,
será proporcional à entrada digital, que é efetuada através—docódigo BCD 8421.Para mostrarmos o funcionamento do circuito, vamos elaborar alguns exemplos numéricos de conversão. Usaremos neste caso Vcc = 16V, Ro = R = 5K, para que na saída tenhamos um valornumericamente proporcional à entrada. Adotaremos, também, comonível 1 uma tensão igual a 8V.O circuito, com os valores, é visto na figura:sKA ++Vec=168VsKA No =RA8 +20K ds
CC ——AA .
AOK —Vec =16V
10K —.
Figura 7.14
Exemplo 1: Entrada: A
o
om el
[) + 310
1
236
Neste caso, temos: OV na entrada
OV na entrada
8V na entrada
8V na entrada
DOUyr
SK
ov
oOv
sv
sv
Figura 7.15
es qem tes 8.5K 1,45K
Exemplo 2: Entrada: BIC + 71
oOr1|/1
D
1
Neste caso, temos: OV na entrada A
8V na entrada B
8V na entrada C
8V na entrada D
sKA——B 10Kav A —
sk 2x. |
av! 40K UN. 7º
Figura 7.16
se BASE O, (Lua Lua É =Vs Er G 2 + Vs 7VExemplo 3: Entrada: A|BIC|D e 1519
Li did LA
Nesse caso, temos 8V em todas as entradas.”
SsK
A
sv
ev
sv
D
av
Figura 7.17
vs = - 8-5K, (114 1+1+L SiVs = -15V2 4 8
237
Podemos notar que,
vamos o nível de tensão de saída
com a utilização do operacional,
de milivolt para volts.
O quadro de conversões é visto na tabela:
Entrada Digital Saída Analógica
A B CD v (V)
oO O 0 O o
O O O 1 1
0 O 1 O =
o O 11 E:
O 1 09 O 4
Oo 1 0 1 5
O 1 1 O 6
O 1 1 1 7
1 0 O O 8
1 0 O 1 q
1 O 1 O 10
1 O 1 à La
1 1 0 O 12
1 1 0 1 23
1 1 1 O 14
E É 2 15
Tabela 7.2
ele
7.2.3 Conversor Digital-aAnalógico com Chave Seletora Digital
Podemos construir um circuito conversor digital- analógi
co com chave seletora digital na entrada. Esse circuito é praticamente análogo ao anterior, somente com a diferença de possuir
em sua entrada a mencionada chave.
é que um conjunto de portas E, que
da permanente, ligado em nível 1 e
priamente dita. A finalidade dessa
cia de saída do circuito que será ligado à entrada,
portanto, um nível de tensão de entrada com uma menor
Seu circuito básico é visto na figura:
1
De——+
Figura 7.18
238 !
VA
Ve
so
Ro
AAA
R
beà
2R
4a
Essa chave seletora nada mais
possuem um terminal de
outro ligado à entrada
chave é a de isolar a impedân
fornecendo,
variação.
entra
Prº2
A tensão de saída terá a mesma expressão que a do circui
to anterior:
(va BATE)Ve. 2 4 8"E
Analisando cada porta, veremos que sua saída apresentará nível 1 quando a entrada for 1 e zero quando à entrada for
zero, sendo um nível fixo e bem definido de tensão. Os exemplos
de conversão serão análogos aos do circuito anterior, visto que
a configuração básica da montagem não foi alterada.
7.2.4 Conversor Digital-Analógico Utilizando Rede R-2R
O circuito que estudaremos a seguir, fará a conversão di
gital-analógica, com a vantagem de utilizar somente resistores co
mo componentes. O processo de conversão será explicado juntamente com o funcionamento do circuito.
O conversor Digital-Analógico utilizando rede R-2R é vis
to na figura:
AA
Figura 7.19
Sendo A o bit mais significativo, vamos aplicar nível 1
de tensão em A e zero nas outras entradas. O circuito, nessa si
tuação, é visto na figura:
R R R
2R X2R 2R 28 28 28
vs
A
ps vce
Figura 7.20
Efetuando as associaçoês dos resistores, encontramos ocircuito simplificado:
Figura 7.21
239
Através do divisor de tensão obtido, determinamos Vs:
vs = Vec - R , Vcc2R+R 3
Vamos aplicar, agora, na entrada B, nível 1 de tensão e7 : à F = Ts :nas outras nível zero. O circuito, nessa situação, e visto na fi
gura:
R R
MW "
E2R ER E 2R 2R 2R 28 jvs
B.” & A
Figura 7.22
Simplificando, temos:
2R R
2R R
vs
Vce
Figura 7.23
Calculando a tensão de saída, temos:
Vec.R2R+R & Vec
a 6vs
Vamos aplicar agora, na entrada C, nível 1 de tensão e
nas outras nível zero. O circuito, nessa situação, é visto na fi
gura:
R R R
E 2R 2R 2R 2R E 2R 2R
T e dd
Figura 7.24
Da mesma forma, simplificando, temos:
Figura 7.25
240
Com o intuito de calcular Vs, vamos determinar VS:
vs' = VcCc
A partir de VS, obtemos Vs:
R R
A
À Ré ul (É),2 4
Figura 7.26
ce vs = Yee12
Vamos, por último, aplicar na entrada D nível 1 de ten
são e nas outras nível zero.
Nessa situação, temos:
2R 28 F2R 2R 2R fi)
Figura 7.27
Calculando Vs", temos:
28 Rn - "vs -º. VS" = Ycc» F
Yce
Figura 7.28
= Vce
24
Figura 7.29
Após termos analisado cada entrada, podemos notar, que
para todas elas possuimos uma impedância igual a 3R, que é umfator que ajuda a manter o potencial de entrada constante. A ten
são de saída, quando possuímos somente a entrada do bit mais sianificativo é igual a Vcc/3 e para o bit menos significativo, a
241
saída será 1/8 desse nível (Vcc/24). Se entrarmos com o código
BCD 8421 nas entradas ABCD, sendo A à entrada do bit mais significativo, teremos a tensão Vs como uma saída analógica proporcio
nal à entrada digital. Nos casos onde temos nível 1 em mais de
uma entrada, na saida aparecerá a soma ponderada das tensões, o
que pode ser facilmente verificado pelo Teorema da Superposição.
Para compreendermos melhor o funcionamento do circuito, vamos estudar alguns exemplos numéricos:
1x 1K 1K
AMAR
2K aK 2K 2K 2K 2)
' s
Vec=6v
Figura 7.30
De conformidade com os valores adotados no circuito, ve
jamos os exemplos:
Exemplo 1: Situação de entrada: A|JB|IC|D
1/1 /0 [O
Vamos calcular a tensão de saída para esse caso:
1K 1K 1K
A e2K 2% o
Vs
sv ev
Figura 7.31
A tensão Vs poderá ser calculada, utilizando-se o Teore
ma da Superposição, ou seja, considerando uma fonte de cada vez:
1K MK K
ão AA =
2% Es Ex 2K 2K 2K
3 vs
D Cc B A
”
Figura 7.32
Assim sendo, temos:
Vsa = YVES = É = 2qy
3 3
Considerando a outra fonte:
242
pr tar ao
E 2K Fox 2K 2 E2K 2K 2K
VsB
mm e Fm
Figura 7.33
- Ver 5.*. Veg = <=22=2 = 1V6 6Pelo teorema da superposição podemos escrever:
Vs = Vsa + Vsg = 2 + 1 = 3V
Temos então que, para uma entrada digital igual a 1100,
(127,9), temos uma saída analógica de 3V.
Exemplo 2: Entrada igual a: AIBjJC|D
110 /0 0
Essa já foi calculada no caso anterior (VsA) e apresenta
uma tensão de saída igual a: Í
mmA a Evs 3 3 2V
Logo, para uma entrada digital igual a 1000, (8,,) temos
uma saída analógica de 2V.
Podemos notar que à saída não é numericamente igual ao
valor digital de entrada, porém, esta é diretamente proporcional
a esse valor.
entrada + 12,, 8 10
, = —— = 4 + o fator de proporcionalida-saída + 3V 2V de é igual a 4.
Se adotássemos um valor de nível 1 igual a 24V, o valor
de saída seria numericamente igual à entrada. Na prática, porém,utiliza-se como nível 1 tensões menores, como exemplo 5V.
Na rede R-2R com nível 1 igual a 6V, temos a seguinte
tabela de conversão:
Entrada Digital Saída Analógica x4
A B COD vV (V) v(v)
oO O O O o o
O O O 1 0,25 T
o O 1 O 0,50 2
oO O 1 1 0,75 3
oO 1 O O 1,00 4
oO 1 0 1 1,25 5
oO 1 1 O 1,50 6
O 1 1 1 di E5 7
1 0 0 0 2,00 B
1 0 O 1 2,25 810149 2,50 101 O 1-1 2,75 11
Tabela 7.3 (parte)
243
Entrada digital Saída Analógica x4
A B CD V(V) Vv(v)
1 1 0 O 3,00 12
1 1 0 1 I125 13
1 1 1 O 3, 50 14
1 3 1 à I,7T5 15
Tabela 7.3
7.2.5 Conversor Digital-Analógico com Rede R-2R Utilizando o
Amplificador Operacional
O amplificador operacional é utilizado nesse circuito com
duas finalidades. A primeira é a de oferecer uma tensão de saída
com fator de proporcionalidade qualquer, independendo da tensão
fixada para nível 1, bastando para isso modificarmos o ganho através da relação de resistências. A outra finalidade é o melhor aco
plamento do conversor com outros circuitos, pois o operacionalisola a impedância da rede R-2R da carga.
O circuito básico é visto na figura:
dá! Ao
Figura 7.34
Lembrando que o ponto X pode ser considerado como sendo
um ponto de massa, podemos concluir que Vs serãà:
no
2R
V, pode ser calculado como é mostrado no ítem anterior e
o ganho do operacional pode ser ajustado ao valor necessário no
projeto.
Vs = Vi.
7.2.6 Conversão de um Número de mais de um Algarismo
Podemos ter um número decimal de mais de um algarismo
representando no código BCD 8421. Isso se faz, representando al
garismo por algarismo através do código. Exemplo: o número
(384) yq pode ser representado da seguinte forma:
Para convertermos um número decimal de mais de um alga
rismo, utilizamos os circuitos básicos ampliados para recebermos
outros algarismos. O circuito, para converter números com 3 algarismos, é visto na figura:
244
Entrada do
algarismo mais
significativo
Entrada do
algarísmo menos
significativo
Figura 7.35
A entrada dos 4 bits que representarão o algarismo mais
significativo é feita através de A, B, C e D, seguindo-se de
A', B', C', D', A", B", CC", D" e assim sucessivamente de acordo
com a significância dos algarismos.
A tensão analógica da saída Vs terá a seguinte expressão:
Vs = - Ro .|/Va, VB, VC, VD], /VA' , VB' , VC' , VD"!JR 2 2 4 8 10 20 40 8o
4/VA" , VB" , VC" , VD"100 200 400 800
Para compreendermos esse circuito, vamos realizar um
exemplo numérico: (495) 190
Entradas: A|B|cC|D ESB:NESIBA aA"|B"|co|D"
oj1/o|([o 1/0 [o|1 o l1 fofakt ) kt JOLÉ à *
(4) 10 (9) 10 (5) 10
Vamos aplicar cada algarismo à entrada correspondente
do circuito da figura:
245
Figura 7.36
Utilizandoa
vs
PA Vs =
1000
OV
oc
AAA 20005V AM———AB 4000oOv
&
800 N
ov
D
Kan
IV AMA
OVAaKnAMAov 8KnAMAve E—
10KN
ov 20KNsv 40Kkn
ov ENA :80xnsv õ
160N
1ov
easov L
Nível 1 = 5V
Nível zero = OV
fórmula de Vs, podemos escrever:
100-s 88 [G
- 4,95V
Júds É do) *10 80 1441200 800
Podemos notar aí, a proporcionalidade de tensão de saí
da com os dígitos de entrada.
Podemos também, efetuar esse tipo de conversão, utilizan
do um circuito com redes R-2R, conforme mostra à figura:
icPHR Rn a 28sabão — o
29 om Em 20 28 M + És
do o É e A
108 of ES 208
—
208 EzoR 208 208 208
MO
mo à s b.
100R
—
100
—
SOOR
—
200Ra
200R 2008 2008
—
2008 Y190
E oo los so bas
Figura 7.37
246
Revendo-se o funcionamento do circuito conversor digi
tal-analógico com rede R-2R e do amplificador operacional, pode-
se facilmente compreender o funcionamento do circuito.
A tensão Vs, nessa situação, será dada por:
R V1o V100
=—ÇA.—- . + = +vs ZR (v 10 100 )
7.2.7 Conversão de um Código qualquer para Analógico
Uma maneira simples de convertermos uma informação codi
ficada num código qualquer em uma informação analógica, é a de
efetuarmos, primeiramente, à conversão desse código para o códi
go BCD B421 e, em seguida, efetuarmos a conversão digital-analó
gica, utilizando um dos processos vistos nos ítens precedentes.
Esquematicamente, temos:
1 |
informação —— Decodificador Conversor | Saida
num codigo —=—l— para o cõdi- digital | analógica
qualquer——e— go BCD 8421 "A a) analógico ' De1 2.1Figura 7.387.3 Conversor Análogo-DigitalVimos neste capítulo, a conversão digital-analógica, porém, também existe a necessidade de efetuarmos a conversão reversa, ou seja, a conversão análoga-digital. Vamos estudar a seguir, o circuito que efetua essa conversão.O processo de conversão análoga-digital consiste, basicamente, em entrarmos com a informação de forma analógica e recolhermos na saída essa mesma informação de forma digital, como esquematizado na figura:ENTRADAANALÓGICA t Ií 1!àSAÍDA1 conveRsoR |! bDIGITALe——|anátocoa—DIGITAL Pa(| Le!Figura 7.39O circuito que efetua essa conversão é um pouco mais sofisticado que o dos conversores digital-analógicos, pois necessita-se de um contador e um conversor digital-analógico para efetuar a conversão. Sua configuração básica é vista na figura: 247
CLEAR SAÍDA
DIGITAL
LOCKEs CONTADOR
DE
DECADA
A
B
CONVERSOR
D/A
Ve
'
'
ENTRADA
ANALÓGICA
Figura 7.40
A É o bit mais significativo da saída.
O circuito é, basicamente, constituído por um contador
de década que gera o código BCD 8421 nas saídas A', B', Cº e
D'. Essas saídas serão injetadas num conversor digital-analógico,
fazendo com que este apresente na saída uma tensão de referência. Esta por sua vez, é injetada em uma das entradas de um circuito comparador, montado à partir de um amplificador operacio
nal, à outra entrada injetaremos O sinal analógico que queremos
converter.
A saída desse comparador gerará o clock dos flip-flops
do circuito de saída e também acionará uma chave digital (porta
E), que bloqueará ou não bloqueará a entrada do clock do conta
dor de década.
Feita essa breve apresentação do circuito, vamos fazer
uma análise do funcionamento de cada uma de suas partes integrantes.
O contador de década, que possui um funcionamento pornós já conhecido (capítulo VI), apresenta O seguinte diagrama desaída:
Figura 7.41
248
A ligação das saídas A', B', C' e D' do contador nas en
tradas de um conversor digital- analógico, fará com que este trans
forme esta informação digital em analógica. A tensão de saída do
conversor, que servirá de referência para a comparação, é mostra
da no gráfico:
VR
o[d:-D-O-S-S-SC-/DOOO-NO--
CONTADOR
Figura 7.42
O comparador possui na sua entrada não inversora, o sinal analógico a ser convertido (Ve), e na outra entrada o sinal
de referência, fornecido pelo circuito conversor digital- analógico (VR). A comparação desses sinais resultará na saída do compa
rador, uma tensão de nivel zero to), quando VR for maior que Ve
e apresentará nível um (1) quando VR for menor que Ve.
VR < Ve > Sls— VR > Ve > S=O0
+ |——— “ve
Figura 7.43
A chave digital (porta E) tem em uma entrada o clock e
na outra entrada a saída do comparador, Enquanto a saída do com
parador estiver em nível 1 (VR < Ve), a chave dará passagem ao
pulso de clock que aciona as mudanças de estado do contador. A
partir do momento que a saída do comparador for para zero, essa
chave bloqueará a passagem do clock, fazendo com que o contador
permaneça no seu estado que será, numericamente, igual à tensão
de entrada analógica.
Para entendermos o funcionamento do circuito até este
ponto, vamos elaborar um exemplo:
249
VR
VE=4V
À
ComPARADOR 5
NIVEL 1
NIVELO
ENTRADA
CLOCK DO
CONTADOR
Figura 7.44
Saída do contador a partir do instante t,:
aAJB'JC]D' => 410
of 1 /0 o
À saída S do comparador também funciona como clock dos
flip-flops tipo D, sendo que, no instánte em que S passa de 1 pa
ra zero estes armazenarão à informação contida nas saídas Bs
B', C' e D', que é. o valor codificado de tensão analógica de entrada. As saídas desses flip-flops permanecerão nesse estadoaté que seja reiniciado o processo.
Para reiniciarmos o processo de conversão basta aplicar
mos um pulso de zero à entrada clear do contador. Isso fará com
que este assuma estado zero, fazendo com que VR retorne a zero,
S volte a nível 1 e por fim libere a passagem do clock do conta
dor, reiniciando assim o processo de conversão do novo valor de
Vê:
O quadro a seguir mostra à atuação de cada parte principal
do circuito através de um exemplo, onde àa tensão analógica de
entrada está em 3V e passa para 2V. AÀ função dos flip-flops desaída é a de manter a saída durante à reiniciação do — processo,
ou seja, quando o contador reinicia à contagem, mantendo, portan
to, o estado de saída anterior. Assim que o contador for bloquea
do com à nova informação, é dado um pulso de clock nesses flip-
fliops, obtendo assim a armazenagem desta, permanecendo na saída,até que o comparador forneça um novo pulso de clock.
250
contaDoR do
YR
nn ua
r
ENTRADA
CLOCK DO
CONTADOR
4 |
ESTADO
53
Estao—|ANTERIORDE SAÍDA : |CLEARI TOAFigura 7,45Uma das características que deve ser previamente estudada, dependendo da aplicação do circuito, é a sensibilidade, poiso circuito como foi apresentado arredondará o valor analógico, resultando na saída apenas números inteiros. Como exemplo, tomemoso caso da conversão de uma tensão de 1,2V:CONTADORFLiPFLOPS— OTA tía ESTAD —DESSAIDA: ANTERIOR e.Quando à entrada analógica for um valor fracionário, esse valor será arredondado para o número imediatamente superior,Figura 7.46e na saída, teremos esse valor convertido em digital na formaão código BCD 8421.Podemos perceber que dependendo do valor analógico deentrada, o erro de conversão será elevado. Um meio de solucionarmos esse problema, é o de trocarmos o contador de década por 2contadores, de forma a efetuar a contagem de O a 99. Isso farácom que na saída do conversor digital-analógico, a tensão VR pos251
sua dez divisões em cada um de seus degraus de tensão, obviamen
te isso fará com que o erro seja diminuído. O gráfico exemplifi
ca essa situação.
Figura 7.47
No exemplo com Ve = 1,2V, o contador de O a 99 irá parar
a contagem no estado 12, daí podemos converter a saída do conta
dor do algarismo mais significativo.e, separadamente, a do algarismo menos significativo, gerando na saída:
o 0 01 0 o 10EoÉEaoa1 2Podemos notar no exemplo, que à conversão apresenta maisum algarismo de precisão. O circuito que efetua essa conversão évisto na figura: “a1dadoalgarismo menossignificativoCONVERSOR DIGITAL ANALÓGICO Saídadoalgarismo maissignificativooFigura 7.48Se necessitarmos de mais algarismos de precisão, bastaalterarmos o circuito, inserindo mais contadores de decada e,consequentemente, mais 4 flip-flops de saída para cada algarismo. O quadro mostra o estado das saídas do conversor para osvários intervalos de variação da variável de entrada:252
Utilizando contador de O a 9 Utilizando contador de O à 99Intervalo de Saída digital Intervalo de Saida digital
variação de Ve conversão de variação de Ve conversão de 2
1 algarismo algarismos
o 0,0IJ——1 GITA0]1 |> 2 o,2 y a 0,3] <A o33 4 1) oso —41) 5 [UP6 Jr— éls, ;et 7.re 8 all———,al IT 9,9] J————Tabela 7.4
7.3.1 Voltímetro Digital
Podemos utilizar o conversor análogo-digital como sendo
um voltiímetro digital, pois, se na entrada injetamos a tensão a
ser medida, nos bits de saída essa tensão será codificada no có
digo BCD 8421. Se na saída digital colocarmos um decodificador do
código BCD 8421 para um display de 7 segmentos, poderemos ler ovalor da tensão. Esquematicamente, temos:
DECODIFICADOR oLs Bo
CONVERSOR
Bco Pt 7 SEG Ee ANÁLOGO do)DIGITAL (A/D —ve DECODIFICADOR 1)L BCD F/ 7 SEG * [Cl
Figura 7.49
7.4 Geradores de formas de ondas digitais
Os geradores de formas de ondas digitais são dispositi
vos que estão sendo muito difundidos ultimamente. Trata-se ãa
aplicação de alguns dos circuitos vistos até aqui, tais como,
contadores e conversores digital-analógicos. O processo de gera
ção de forma de onda é de simples compreensão e nós vamos—estudá-lo, esquematizando circuitos para gerar desde formas de ondasimples até uma forma de onda qualquer. Uma primeira apresenta
ção em blocos está na figura:
CONTADOR
CONVERSOR
GERADOR De eo [eESTADOS JW t)1D/A) 1
v(t): forma de onda gerada
Figura 7.50
253
7.4.1 Gerador dente de serra digital
Vamos iniciar com um dos mais simples geradores digitais
que é o dente de serra. Utilizamos nesse caso, como contador ge
rador de estados um de O à n. O circuito é visto na figura:
Ro
= )
LJ"
CLOCKe— CONTADOR DE Oa N
Figura 7.51
Fazendo n igual a 9, teremos um contador de década e a
forma de onda de saida, vista na figura:
vit)
Figura 7.52
Podemos notar que essa forma de onda é uma aproximação
do dente de serra. Se quizermos uma aproximação melhor, basta
colocarmos um contador de O a n,sendo n um número maior, isso fará com que tenhamos um maior número de degraus.
Esse circuito permite também um controle do valor da am
plitude da tensão de saída, bastando para isso alterarmos o ga
nho do amplificador (g = R,/2R). Assim sendo, se aumentarmos R,,
aumentaremos o valor do ganho e, consequentemente, o valor de amplitude (Vmáx) e, se diminuirmos R6,, diminuiremos essa amplitude.
Um outro controle que esse circuito permite é o de frequência. Para isso, basta variarmos a frequência do pulso de
clock. Se esta for maior, o período T será menor e, por consequinte, à frequência do sinal será maior. Se a frequência do pul
so de clock for menor, implicará na frequência de v(t) menor.
7.4.2 Gerador de Forma de Onda Triangular
O processo de obtenção deste é análogo ao anterior, ba
tando, então, projetarmos um contador que faça inicialmente
contagem crescente e, em seguida, a contagem decrescente.
o
fa
254
Esse contador é apresentado em bloco na figura:
X= 1 (CRESCENTE) 5:E EA
X= O (DECRESCENTE) | ] | |
e-——————— CoNTADOR
CLOCK e—— CcRESCENTE/ DECRESC.,
Figura 7.53
Sendo A o bit mais significativo, se a entrada de controle X for igual a 1, o contador fará a contagem crescente de O a
15 e se X for igual a zero fará a contagem decrescente de 15a O.
Para conseguirmos isso, utilizamos o seguinte circuito
de controle:
!
L 'SAÍDAS, DO CONTADOR
Figura 7.54
Quando o contador estiver no estado zero, o ponto Y, que
em todos os outros casos é igual a l, estará em zero, e às en
tradas J e K do flip-flop de controle serão 0 e 1 respectivamen
te, impondo o estado seguinte igual a zero na saída Q. Estando
XxX em l, o contador fará a contagem crescente, e durante a pas
sagem de todos os outros estados, as entradas J e K permanecerão
em zero, O que manterá a entrada X do contador em 1, continuan
do a contagem crescente. O contador, ao atingir o estado 15,fará com que as entradas J e K do flip-flop de controle sejam 1
e O respectivamente, forçando, assim, o estado seguinte da saída
Q igual a 1. Em consequência disso, X será, até chegar o estado
zero, igual a zero e o contador irá proceder a contagem decres
cente. Ao chegar o estado zero, recomeçará como já explicado, à
contagem crescente. Assim, teremos esse contador executando a
contagem crescente, após a decrescente e assim sucessivamente.
O controle de amplitude dessa tensão é feito através do
aumento ou diminuição do ganho do amplificador e o controle de
frequência é feito através da variação da frequência de ELOCK;
análogo ao circuito gerador de tensão dente de serra.
O circuito gerador de tensão triangular é visto na figu
ra:
255
CONTADOR
CRESCENTE E
Jock DECRESCENTE
COVERSOR
DIGITAL
ANALÓGICO É vio
Figura 7.55
Temos também um outro meio de elaborarmos um gerador de
tensão triangular digital, utilizando um outro tipo de contador.
Esse deverá contar com estados pares crescentemente e os estados
ímpares decrescentemente, gerando, assim, uma onda triangular.
Essa situação é vista no gráfico:
Figura 7.56
Podemos notar que, para qualquer forma de onda, se a
mentarmos o número de degraus, mais próximos da forma de onda e
taremos, porém maior será a frequência de clock de que iremos mncessitar.
a
(é
Io
7.4.3 Gerador de uma Forma de Onda qualquer
Podemos gerar uma forma de onda qualquer com geradores
de formas de onda digitais. Para isso devemos, primeiramente, di
gitalizar a forma de onda à qual queremos gerar e, em seguida,
acompanhar o processo mostrado no exemplo a sequir:
Forma de onda triangular assimétrica:
vv
vm
vuFigura 7
256
Após a digitalização da onda, verificamos quais os esta
dos que o contador deve assumir. Para este exemplo, devemos construir um contador com o seguinte diagrama de estados;
ODE -Q>-OOO >D>O-O0>O
CONTADOR CRESCENTE CONTADOR
DECRESCENTE
Figura 7.58
Para que o diagrama de estados seja executado pelo contador corretamente, utilizamos uma variável auxiliar X. Assim sen
do, mostraremos a tabela da verdade:
x BC
o o 00
o o o 1l
[o o 1 0
o o 11
o 1 0 0
o 1 06 1
o 1 1 É
o 1 1 1
1 1 O 1
1 o 11
o o Oo 0
Tabela 7.5
Considerando essa variável auxiliar, o diagrama de estados passa a ser:
QIFOIOSB POCOOO
Figura 7.59
Se analisarmos apenas as entradas A, B e C, veremos que
o contador executa o diagrama de estados, visto anteriormente.
A partir do diagrama, montamos à tabela da verdade do
contador com as situações das entradas J e K dos flip-flops.
x à B C |JIX|KX|JA|KA|JIBIKB|JC| Ke
cio o o o/o|Ég|o |é lo|é|1 |7 o o 01 /01g$ |O|é&|+) |é|é || o o 12 0 /0j|/d jo|É ig |O|1 |É| o oO 1 1/0 |g|1|gg id|1 |g|11 o 1 0 0/0|é ig O|0|é|1 lg1 o 1 0 1/0|gl É lo j1l Ig glI o 11 0/0 g ig olé 011 ÉÍ O 1 1 1|/21 |g |gi6|é |1 igo| 1 1 0 1 |é oO |g|1 |1 |g |d|oes és |1 jo ja |é j1 já |1Tabela 7.6 257
Da tabela da verdade tiramos as expressões simplificadas
de J e K:
IX KX
x
Figura 7.60
JX = ABC KX =
JA É KA
o flo
6 Nos
e pata |
x
$/ 6 (018
Cc
Cc
Figura 7.61
JA = BCX KA = X
JB
Figura 7.62
JB =C
B
JC
116 6)
1Íig dg |
A
Bj 4 [é |
x
14 16 |
É c
Figura 7.63
JIJC=l KC = A + B.X
O esquema do contador será:
258
Figura 7.64
Na figura, temos o diagrama de blocos do gerador da for
ma de onda triangular assimétrica:
SX| contaDOR
a Ts Te
CONVERSOR
DIGITAL PAZ
ANALÓGICO duto
do
Seguíndo o processo visto no exemplo anterior, podemos
esquematizar um gerador de uma forma de onda qualquer, bastando
para isso projetarmos o contador conveniente e ligarmos suas saídas às entradas de um conversor digital- analógico.As conversões digital-analógicas e análoga-digitais são
largamente empregadas em processos de medidas, instrumentação econtrole. Ultimamente, iniciou-se a era do disco digital, queutiliza nada mais nada menos que os processos vistos aqui: primeiramente, é feita uma conversão análoga-digital do sinal a ser
gerado, criando um trem de pulsos (informaçao-série), sendo es
se, de maneira apropriada, impresso no disco. O sinal é recuperado do disco através de uma leitura a Laser que gera novamente
o trêm de pulsos (informação-série), que sofre uma conversão digital- analógica gerando, assim, o sinal a ser amplificado. Este
processo possuias vantagens de minimizar distorções, possibilitando uma melhor qualidade na gravação e reprodução.
Figura 7.65
7.5 Exercícios Propostos
1 - Elabore um conversor digital-analógico, utilizando
amplificador operacional, com as características:
nível 1 = 5V
nível O = OV
alimentação: +15V/-15V
A saída analógica deverá ser lida na escala de um voltí
metro de O a 20V para uma entrada, variando de O a 15.
259
2 - Idem, para um conversor digital-analógico, utilizan
do amplificador operacional e rede R-2R.
3 - Elabore um conversor digital-analógico, : utilizando
amplificador operacional,nível 1= 5v
nível O = QOV
alimentação do operacional: +10V/-10vV
A saída analógica deverá ser lida na escala de O a 10v
de um voltímetro para a entrada, variando de O a 99.
4 - Idem, utilizando um conversor digital-analógico com
amplificador operacional e rede R-2R.
5 - Projete um voltímetro digital de O a 10V, de modo
que a tensão de saída seja escrita em um display de 2 algaris
mos.
6 - Esquematize os circuitos para gerar as formas de on
da mostradas nas figuras. Determine as frequências de clock ne
cessaárias.
Viv)
H7 !1sr 1
st |
1
4 |
1
3 1
2l |e.
o a tims)
Figura 7.66
VV)
15 4
o o 20 30 40 tims)
Figura 7.67
260
CAPÍTULO 8
CIRCUITOS MULTIPLEX E MEMÓRIAS
8.1 Introdução
Vamos tratar neste capítulo, de assuntos de grande importância cujas funçoês e aplicações diferem, porém, possuem cons
truçoês semelhantes de circuitos. Trata-se dos Multiplex-Demul
tiplex e das Memórias.
Os circuitos multiplex são utilizados nos casos em que
necessitamos enviar um certo número de informações, contidas emvários canais, a um só canal.
Os circuitos demultiplex efetuam a função inversa a dos
multiplex, ou seja, enviam as informações, vindas de um único
canal, a vários canais.
Ambos os circuitos são largamente empregados em 5 transmissão de dados e em alguns casos em telefonia.
As memórias são blocos que armazenam informações codificadas. Dividem-se basicamente em dois grupos: as memórias deescrita e leitura e as memórias apenas de leitura. Têm sua gran
de aplicação em sistemas digitais, utilizados principalmente naárea de Informática.
Vamos iniciar o capítulo, desenvolvendo alguns concei
tos básicos que serão utilizados nos tipos de circuitos mencio
nados.
8.2 Geração de Produtos Canônicos
Como foi visto no capítulo 2, com n variáveis booleanas,
podemos fazer 2n combinações. Por exemplo, com 2 variáveis pode
mos formar 2º? = 4 possibilidades, estas serão:
0) A.B + A=O0O e B=O
1) A.B+ A=O0O e B=12) A.B + A=1 e B=O
3) A.B + A=1 e B=l
Tomemos a expressão referente ao caso 0: PQ,= A.B. Este
produto será igual a 1 somente quando A = B = O.
No caso 1, temos: P, = A.B, que será igual a 1 somente
quando A = O e B = 1.
$ No caso 2, temos: P>2
quando A = l e B = O.
No caso 3, temos: P3 = A.B, que será igual a 1 somente
quando A = l1 e B = 1.
Estes quatro produtos possíveis com 2 variáveis são deno
minados produtos canônicos. Então, com n variáveis, temos 2º produtos canônicos.
A.B, que será igual a 1 somente
8.2.1 Circuito Básico Gerador de Produtos Canônicos
Podemos esquematizar circuitos para gerar os produtos
261
canônicos. Um primeiro e mais simples de ser entendido é otituído de portas E. Para duas variáveis, temos:
mm
>q
>O
A iiPo=AB
A———
P3=AB
Be————
Figura 8.1
Para três variáveis, temos:
ODPr
NWo>D
Om> |Figura 8.2Se quizermos gerar os produtos canônicos possíveisn variáveis, necessitamos, então, de 20 portas E de ncada. E ==Pa =ABCD—— Ps =ABCD PE=ABTÀ C—B—H P7 =ABCCa]|IMPODODP>D8.2.2 Matriz de Simples EncadeamentoUm segundo processo de geração de produtos canônicoso conhecido como Matriz de Simples Encadeamento, que utiliza 5mente portas E de duas entradas. O circuito no caso de 2 vari.
cons
com
entradas
o
Mm.
ls
veis, é idêntico ao anterior, utilizando, então, 4 portas E de 2entradas. Para 3 variáveis, temos o circuito mostrado na figura:
je
A 1AB
8
t
(e
ic
A V AB
B
A AB
B
Figura 8.3
262
Po=ABê
Pq = ABC
Pa=ABT
Pg:= ABC
P4=ABC
P5=ABC
Pg= ABC
P7=ABC
Notamos que esse circuito foi desenvolvido a partir docircuito de 2 variáveis, visto no item anterior. Se quisermos mon
tar um gerador de produto& canônicos de 4 variáveis, basta que
coloquemos 2 portas E com entradas D e D, respectivamente, em ca
da saída do circuito de 3 variáveis e assim, Sucessivamente, pa
ra maior número de variáveis.
Para n variáveis, temos N portas de 2 entradas onde
N = 20+l - 4, Esse tipo de matriz é também conhecido como pirami
dal.
8.2.3 Matriz de duplo encadeamento
O terceiro processo, que é o mais utilizado por apresentar uma rápida resposta com um menor número de portas E, é conhecido como: Matriz de duplo encadeamento. Trataremos desse tipo
de matriz com maiores detalhes, pelo fato de esta ser muito utilizada em circuitos multiplex e em memórias.
Vamos construir uma matriz de duplo encadeamento para ageração de produtos canônicos de quatro variáveis.
co co co Cc D
— | Ico co co— JEà. ABCD ABço ABÇO ABçO
x > PO Po 2 P3— E8 ABço asÇo ABÇO Faço
* - P4 P5 P6 P7—o*
PB Po PIO PIIA [NasBA ABÇO ABCD ABCÕ ABÇOPl P13 Pla P15
Figura 8.4
Para entendermos o funcionamento dessa matriz, tomemos,
por exemplo, a entrada 5 10(0101). Nesse caso, P; (ABCD) estará
em nível 1 e todas as demais saídas estarão em nível zero. Ana
lisando os demais casos, veremos que cada um apresentará uma saí
da 1 para uma entrada específica.
8.2.4 Matriz de Diodos
Um outro tipo de circuito para fazermos à geração de produtos canonicos é à matriz de diodos.
Para iniciarmos o estudo da matriz, vamos estudar sua
célula básica, vista na figura:
263
+VCC
voNW
SISAÍDA)
Figura 8.5
Se A estiver em nível 1 (+Vvcc), o potencial sobre o di
do será zero e este estará cortado. Nesse caso, a saída do c
cuito será +Vcc, ou seja, nível 1.
+VvCcC
SISAÍDA)
Figura 8.6
Se A estiver em nível zero (OV), o diodo conduzirá, logo
a saída será conectada à massa pelo diodo.
+vce
R
AO + S=0A
SISAÍDA)
Figura 8.7
Essa é uma célula básica de uma matriz de diodos, operando em lógica positiva, Podemos também montá-la em lógica negativa. Este estudo será visto no capítulo 9: Familia de Circuitos
Lógicos.
Vamos agora, construir uma matriz de diodos que irá gerar produtos canônicos de 2 variáveis booleanas.
264
+VvCcC
a [x Ds Ds
PiRS| Pás >
Figura 8.8
Vamos agora, analisar todos os casos possíveis desta matri:
Caso 0: A.B = P,
Quando A = B = O (A = B = 1), teremos D1] e D2não condu
zindo e o terminal de PQ, em nível 1. As demais saídas (Pi, P; E&e
P; ) estarão em zero:
Py estará em zero, pois Dy irá conduzir (B = 1 + B = O).
P; estará em zero, pois Ds irá conduzir (A=1+A= O).
P3 estará em zero, pois D7 e Dg irão conduzir (A=O e B=O).
Portanto, quando tivermos à entrada A.B, somente PQ assumirá valor 1.
Caso 1: AB = P,
Analogamente ao caso anterior, podemos notar que Dz e
D, estarão cortados e somente P, estará em nivel 1.
Caso 2: AB = P,?
Com a entrada AB, somente P, estará em nível 1.
Caso 3: AB = P;
Com a entrada AB, somente P; estará em nível 1.
. Para formarmos uma Matriz de diodos, de forma que umasalda apresente nível 1 em um caso qualquer, basta que entre o
ramo da saída e os da entrada sejam conectados diodos. A saída
apresentará nivel 1, somente quando todos os diodos ligados a
ela estiverem cortados, portanto, deve-se conectar todos os catodos dos diodos nos ramos de entrada que forem assumir valor cs”
Como exemplo, vamos montar um ramos de uma matriz que apresente
uma saída igual a 1, quando tivermos na entrada ABC. Nesse caso:
D, deverá ser conectado à variável A, pois esta estará em nível
1, Da deverá ser conectado à variável B, pois esta estará em nível 1 e Dz deverá ser conectado à variável C, pois C estará emnível 1. Esquematicamente, temos:
265
Cm
P6
Figura 8.9
Como podemos notar, para que a saída P,6, apresente nível
1, necessitaremos de nível 1 em A, B e nível zero em C (nível 1
em C). Com isso os 3 diodos estarão cortados e a saída apresentará o nível 1 desejado.
Vamos agora, esquematizar uma matriz dediodos para gerar os produtos canônicos referentes a 4 variáveis,
fo Pi Pa Pa Pa Fs Pe Pr Pa Ps Pio PH Pi Pia Pl PIS
Po=A D Pg = .D
P1 = A.B.C.D PQ = .D
P7= A.E.C.D Pio= A.B.C.D
P3= A.B.C.D Pi1= A.B.C.D
Py= A.B.C.D Pjo= A.B.C.D
Ps= A.B.C.D Pj3;= A.B.C.D
Pçg= A.B.C.D Piy= A.B.C.D
P7=A.B.C.D Pj5= A.B.C.D
266
Se desejarmos confeccionar uma matriz para mais variá
veis, basta usar o mesmo processo, ou seja, verificar todas as
possibilidades, construindo um ramos para cada uma delas, ligan
do os diodos nas suas respectivas entradas (onde as variáveis de
entrada devem assumir 1).
Uma vez vistos os processos principais para conseguir
mos os produtos canônicos, vamos iniciar o estudo dos Multiplex,
Demultiplex e das Memórias.
8.3 Multiplex
Como dissemos no início deste capítulo, o circuito mul
tiplex é utilizado para enviarmos as informações contidas em arios canais (fios), a um só canal (fio).
Esquematizando o bloco multiplex, temos:
CANAIS DE
+
SAÍDA DA
INFORMAÇÃO S INFORMAÇÃO
DE ENTRADA MULTIPLEXADA
ENTRADAS DE
SELEÇÃO
Figura 8.11
A entrada de seleção tem como finalidade escolher qual
das informações de entrada, ou qual dos canais de informações de
ve ser ligado à saída.
Um circuito elementar que efetua uma multiplexação é uma
chave de 1 pólo e n posições.
ENTRADAS DE
SELEÇÃO
ne——1
Uge— sgetSsIoFigura 8.12
Se quizermos ligar, por exemplo, a informação 1 na saída,basta selecionarmos a posição ]1 da chave seletora. Se quizermos
conectar à saída a informação 2, selecionamos a posição 2 e, as
sim, sucessivamente.
Este processo é o funcionamento básico de um multiplex,
sendo que as entradas de seleção irão indicar qual a informação
a ser conectada à saída, ou seja, no exemplo, as variáveis deseleção irão comutar posição da chave seletora.
267
O circuito lógico básico que efetua a função de um mul
tiplex de 2 canais, é visto na figura:
poser 7 als! O |,
1)|1)1
!
! Tabela 8.1
[E RR|Figura 8.13
No caso do multiplex básico para duas informações de entradas Iº e Ti, temos uma variável de seleção (A). Quando A for
igual a zero, teremos na saída, a mesma informação que à entrada
Io, se Tofor igual à zero, S será igual a zero e se Ig for igual
a l, S será igual a 1. Nesse caso, a informação I, será bloquea
da pela porta E referente a IT, pois o outro terminal desta estará ligado em A que valerá zero.
Quando A for igual a 1, I, será bloqueado e, analogamente, a informação I; aparecerá na saída.
8.3.1 Projeto e Funcionamento do Multiplex
Para projetarmos um multiplex, devemos relacionar, pri
meiramente, a possibilidade de que as entradas de seleção irão
assumir com a informação de entrada, que deve ser conectada àsaída. .Para isso, montamos uma tabela da verdade onde serão colo
cadas todas as possibilidades de seleção e as respectivas infor
mações que devem aparecer na saída.
Para que vejamos passo a passo à elaboração de multiplex, vamos iniciar, efetuando o projeto de um multiplex de 4canais ou entradas de informação.
Para que possamos conectar aleatoriamente 4 entradas àsaída, necessitamos de 2 variáveis de seleção. Com isso, podemos
montar a tabela da verdade:
Variáveis de Saída
seleção
A B Ss
o o Io
o 1 Lao) I2de. I3
Tabela 8.2
A partir da tabela, podemos relacionar os valores assumidos pela saída, para cada possibilidade das variáveis de sele
ção:
Variáveis de Situação na
seleção: saida:
A.B (PJ) S =A.B (P)) Ss =A.B (P7) Ss =,A.B (P3) S =45T:
268
O circuito que executa esta função é visto na figura:
GERADORA DE PRODU, |
iTos CANÔNCOS
—
|
—
MULTIPLEX
1!
VARIÁVEIS DE
SELECÃO
Figura 8.14
Para entendermos o funcionamento do circuito, vamos ana
lisar um dos casos possíveis, por exemplo, o caso em que às variáveis. de seleção estiverem na condição AB.
Quando ocorrer esse caso, o gerador de produtos canôni
cos apresentará. P7, = 1, com isso a prota E ligada à saída Po,estará com um dos terminais em nível lógico l, logo, na sua saí
da teremos o valor que I> assumir, ou seja, se IT7, for igual
zero, a saída desta porta será zero, se I2z for igual a 1, à saída desta porta será l. Sabendo-se que nesse caso todas as o.
tras entradas da prota OU estarão em zero, concluímos que, quan
do as variáveis de seleção estiverem na condição AB, S será igual
a I,. Para analisarmos os outros casos, basta procedermos de for
ma análoga.
O circuito foi esquematizado dessa maneira para maior
compreensão, normalmente, é representado :como mostra a figura:
o
E
I MULTIPLEX
Figura 8.15
269
Representando o multiplex em bloco,
Figura 8.16
temos:
Vamos agora, como exemplo, elaborar o circuito de um multiplex de 16 canais segundo o mesmo processo. Para comutarmos 16entradas necessitamos de 4 variáveis de seleção. O número de in
formações que as entradas de seleção podem comutar é 20, onde n
é o número de entradas de seleção. Assim sendo, montamos a
la da verdade:
VELiavers de Informaçõesseleçao
A B C D Ss
oO O O O Io”
O O O Tt0 01 0 Ia
O OQ 1 1 LA
O 1 0 O Im
O 1 0 1 Is
Oo 1 1 0 Ie
O 1 1 1 17
1 0 O O Ig
1 0 0 1 Iso1010 tro1 011 TI1 10 0 I12
1 1 0 1 11%
1 11 00 Ii1 1 1 1 T15
Tabela 8.3
tabe
O circuito que executa essa função é visto na figura:
270
ABCD
Figura 8.17
Representando apenas em bloco, temos:
v
FS
hs
ABCD
Figura 8.18
271
O funcionamento deste circuito é análogo ao de 2 variá
veis. Podemos notar, que cada informação de entrada possui. apenas uma combinação das variáveis de seleção que a conecta à saí
da, portanto, se quisermos conectar à saída uma determinada in
formação, precisamos injetar nas entradas de seleção sua respectiva combinação. A essa combinação damos o nome de endereço, conceito facilmente compreensível, pois ao injetarmos as variáveis
de seleção estamos dando o endereço, através de um código biná
rio, da informação que deve ser conectada à saída.
8.3.2 Outras Maneiras de Formar um Bloco Multiplex
Podemos formar blocos multiplex através de quaisquer ge
radores de produtos canônicos. Esquematicamente, temos:
ENTRADAS OE
SELEÇÃO
A h2As Aa
GERADOR DE MULTIPLEX
PRODUTOS
CANÔNICOS
ENTRADAS DE
INFORMAÇÃO
o
Figura 8.19
Vamos, para exemplificar, esquematizar um multiplex de
8 canais com 3 variáveis de seleção, utilizando os principais
geradores de produtos canônicos.
1 - Multiplex, utilizando Matriz de diodos.
O funcionamento deste circuito é de fácil compreensão,
pois se quisermos que a saída assuma o valor de uma informação
de entrada qualquer, basta que injetemos nas variáveis de sele
ção, o seu endereço, com isso, o produto canônico respectivo assumirá valor 1 e desbloqueará a informaçao que poderá ser vistana saída.
272
vce
VARIAVEIS
DE SELEÇÃO
A
INFORMAÇÕES
DE ENTRADA
o
h
Figura 8,20
2 - Multiplex, utilizando Matriz de encadeamento simples,
o
A
B
Figura 8.
273
Injetando o endereço de uma dada informação, esta será
desbloqueada (o produto canônico correspondente será igual a 1)
e será conectada à saída.
3 - Multiplex, utilizando Matriz de encadeamento duplo .
ce
À
B
Figura 8.22
Esta maneira de construção do multiplex é uma das maisutilizadas, pois apresenta uma rápida comutação.
8.3.3 Ampliação de Capacidade de um Sistema Multiplex
Podemos, a partir de circuitos multiplex de baixa capacidade, formar outros para um maior número de informações deentrada. Para entendermos o processo, vamos montar um multiplex
de 4 canais de informação, a partir de outros de apenas 2 canaisde informação. A figura mostra, em bloco, o multiplex a ser obtidãs
CANAIS DE
INFORMAÇÃO
tge—HA" MUX —eSren
13A | [Eti%oDE SEL
AB
Figura 8.23
Vamos utilizar blocos de menor capacidade, conforme mostra a figura:
19A MUX [— Ss
1e—
reA
Figura 8.24
274
A conexão, para tanto, deve ser da seguinte maneira:
MUX Ss
Figura 8.25
Ao entrarmos com o endereço OO (A. É), encontraremos nasaída a informação If. Como podemos notar, no circuito, quando
B for igual a zero, as saídas intermediárias Soa e S1 estarão com
as informações 19, e Tz respectivamente. Quando A for zero, tere
mos na saída S somentê o valor de saída intermediária Sr quenesse caso estarácom o valor de I,, logo, ao injetarmos nessecircuito o endereço 00, teremos na saída a informação Igyç, Pode
mos analisar de modo análogo os outros endereços:
endereço Ol (A.B): a saída assumirá o valor de Ir.
endereço 10 (A.B): a saída assumirá o valor de Iz.
endereço 11 (A.B): a saída assumirá o valor de I;3.
Normalmente, encontramos circuitos multiplex de 8 canais
de informações (3 variáveis de seleção). Com a utilização desses
blocos, seguindo esse processo, podemos formar circuitos multi
plex com muito maior capacidade.
Para ilustrar, vamos elaborar a seguir, alguns exemplos
de confecção de circuitos multiplex com capacidade superior a BB
canais:
1 - Confecção de um multiplex de 16 canais, utilizando
blocos de 8 canais de informação.
Devemos conectar os blocos da seguinte maneira:
MUX DE 16 CANAIS
Figura 8.26
275
Nos blocos multiplex 1 e 2, as variáveis B, Ce D irãoselecionar os 2 canais de entrada, que possuem endereços iguais
(BCD), nas saídas S1q e Si. O multiplex 3 por possuir as entradas
de seleção curto-circuitadas, apresentará somente os endereços
000 (A = O) ou 111 (A = 1), logo, esse bloco efetuará a seleçãofinal através de variável A, complementar ao endereço. Podemos
observar, que no multiplex 3, as saídas Sp e S] deverão ser ligadas nas entradas cujos endereços são OOO e 111, pois, devido ao
tipo de ligação das variáveis de seleção, as outras entradas ja
mais serão endereçadas. Após esta análise, concluímos que o con
junto executa à função de um sistema multiplex de 16 canais de
informação.
2 - Confecção de um multiplex de 64 canais, utilizando
blocos de 8 canais de informação.
A conexão dos blocos deve ser feita como mostra a figura:
MUX DE 64 CANAIS
Figura 8.27
276
O circuito do multiplex de 64 canais funciona de forma
análoga ao anterior. Para fixarmos melhor esse funcionamento, va
mos analisár o caso da conexão à saída do canal de informação I3zç.
O endereço da informação da entrada, nesse caso, será:
A B C D E F
1 0 O 1 É
A primeira parte do endereço (DEF = 100), separa na saí
da Sy a informação Eaço e esta por sua vez, aplicada à entrada 4do multiplex 9, será conectada à saida através da segunda parte
do endereço (ABC = 100), logo, essa combinação das variáveis de
seleção comuta na saída o canal de informação Izç.
3 - Construção de um multiplex de 256 canais de informa
ção, utilizando blocos de 16 canais.
A ligação deve obedecer ao esquema mostrado na figura:
tos
EMUuX| So
or
150
EFGH
46)F=soMUX| S1 3 Mox s2 F ráA
1314 —
E FGH ABCD
12408A
eMUX| SNA 16Ione
E FGH
Figura 8.28
Este circuito apresenta um princípio de funcionamento ané
logo aos anteriores. Cabe observar que os blocos de 16 canais uti
lizados, podem ser obtidos como no exemplo 1.
8.3.4 Endereçamento Sequencial em um Sistema Multiplex
Podemos utilizar um multiplex que apresente, sequencial
mente na saída, os dados correspondentes aos canais de informa
ção. Para isso, basta conectarmos às entradas de seleção um circuito contador que gere à sequência de contagem desejada. Esque
maticamente, temos:
Figura 8.29
277
Uma das utilidades deste sistema é a conversão de uma
informação paralela em uma informação série, pois se o contador
gerar a sequência binária, teremos sequencialmente na saída asinformações In, Ti, Ia, até In. Essa configuração, porém, não
faz com que o multiplex funcione obrigatoriamente como sendo um
conversor paralelo-série, pois dado o endereço de um canal de en
trada, a saída irá variar de acordo com à variação deste.
Logo, se surgir na entrada um trem de pulsos, este será
recolhido na saída.
8.3.5 Utilização do Multiplex na Construção de Circuitos Combi
nacionais
O circutio multiplex pode ser utilizado também para a
montagem de circuitos combinacionais quaisquer. Para isso, basta
montar a tabela da verdade do circuito como no capítulo 2.
As saidas que o circuito deve :apresentar em cada uma das
possibilidades devem ser injetadas nos canais de informação. As
sim, quando ocorrer uma das possibilidades, as variáveis de sele
ção irão endereçar a respectiva informação, que terá o seu valordefinido de acordo com à tabela da verdade.
Para exemplificar, vamos esquematizar o circuito que exe
cuta a tabela da verdade, utilizando blocos multiplex:
A B CC |S1|S>z2
EP
HIPOOOO
PHOOEHHOO
HO
FOHORO
POOIHOEHHPO PEHFEHONOOCO
Tabela 8.4
Vamos agora, estabelecer os valores dos canais de infor
mação de cada um dos multiplex, que irão apresentar as saídas
81 e S2:
Variáveis de '
seleção MUX 1 MUX 2
A B C S2
o 0 oO o I9Ç=O
O O 1 1 I)=O
o 1 0 1 T;= O
O 11 o 13= 1
1 0 O £ I4=O
1 0 1 o Igs=111 O o Iç=1
1 1 1 a I7=1
Tabela 8.5
Partindo da tabela, vamos escrever os valores que as in
formações de entrada devem assumir:
278
MUX 1: Ig=Ig=Igf=Iç=O
1) = Ip=I=I7=1
MUX 2: Ig=I,=TI>7=IK=O
Ig =Ig=IçaeI7el
Vamos então, injetar esses valores nos respectivos canais de informação. O esquema do circuito, nessa situação, é vis
to na figura:
Figura 8.30
Este circuito irá apresentar as saídas S, e S,; de acordo
com as variáveis de seleção de entrada, seguindo a tabela da verdade.
Para verificarmos o funcionamento do circuito, vamos analisar um dos casos, pois os outros serão análogos. Analisaremos,
por exemplo, O caso das entradas ABC iguais a 011 respectivamen-te.
Ambos os multiplex irão endereçar o canal de informação
I3z, logo nas saídas S; e S,, teremos respectivamente O e 1, queestão impostos respectivamente nas entradas.
Esse exemplo mostra que podemos esquematizar um circuito
combinacional através da utilização de blocos multiplex.
A vantagem do emprego do multiíplex está na facilidade
de esquematização de circuitos, principalmente quando temos um
número elevado de variáveis. Por exemplo: quando tivermos 8 variáveis, teremos 256 possibilidades, o que implicará numa grandedificuldade de simplificação do circuito. Utilizando esse proces
so, basta injetarmos os valores 1 e O nos canais de informação
de acordo com as variáveis de seleção, conforme a tabela da verdade. Veremos mais adiante um outro processo, utilizando as memorias apenas de leitura.
279
Para uma melhor fixação desse tipo de utilização do cir-cuito multiplex, vamos confeccionar um decodificador do código
BCD 8421 para o código Gray. O primeiro passo é montarmos a tabela da verdade correspondente a esta decodificação:
r Canais de InformaçãoA B DS,
o o 0o0o|[o
o 001 |/o0o 01 0/0
o o 1 1/0o 1 0 0 |o
o 1 01Í 0
o 11 0|0o 11 15 01 0 0 0(11 0 0 1/1141 oO 1 0 /1121 0 1 1 /11 1 0 0 /111 01 |/11 1 1 0/11 11 1 /1 OOOoOEreEreErIELOOOO OCOoOFLHELOOOOrRPFEEHHEOO OrMFPOOrRIPOOPHFOOHFrH|<FO!Tabela 8.6No multiplex 1, temos:IQ=I,=I7z=I;Tg=Ig=Tig5 TD)No multiplex 2, temos:ITQ 1,7 1,71;1, =If=SIçeTNo multiplex 3, temos:1, =1=Içe1L=1 STS é II, 2TNo multiplex 4, temos:1, =1;g5TI,217*1, =1,"1IfFIçoEfetuando as ligações, montamos o circuito:o s115ABCDFigura 8.31 (parte)280
e-o
Os040-E=0
ABCD
Figura 8.31
Injetando nas entradas ABCD, o código BCD 8421 (A é obit mais significativo), temos nas saídas S,, S,., S; e S, o códi
go Gray (S, é o bit mais significativo).
Alguns blocos multiplex existentes em circuitos integra
dos serão mostrados como exemplo no capítulo 9 (Família de [Ecuitos Lógicos).
8.4 Demultiplex
Entende-se por demultiplex como sendo o bloco que efetua
a função inversa do multiplex, ou seja, a de enviar informações
: Ae. Ê ,contidas em um canal e a vários canais de saida.
Les*S2 LCANAIS DE SAIDA
E DEMUX Sa|DE INFORMAÇÕESENTRADA DEINFORMAÇÃO ] | ] ines,ENTRADA DESELECÃOFigura 8.32Essas entradas de seleção têm como finalidade escolherqual o canal de informação de saída que deve ser conectado à entrada, ou seja, essas entradas de seleção devem dar o endereçodo canal de saída, ao qual a informação deverá se dirigir.Um circuito elementar que efetua uma demultiplexação évisto na figura: PANDAENTRADA DESELEÇÃOFigura 8.33 281
Se quizermos ligar àa informação de entrada no canal de
saída S , basta selecionarmos a posição 1 da chave seletora, comisto, essa informação surgirá somente na saída S,. Se quisermos
quea informação de entrada 2Seja conectada no canal de saída S,,basta selecionarmos a posição 2 da chave e assim sucessivamente.
Podemos notar que este é o processo inverso de um multi
plex, vem daí o nome demultiplex. Nessa chave, as variáveis de
seleção irão indicar qual a posição que a chave seletora deve
assumir, ou seja, a qual canal de saída devemos conectar a infor
mação de entrada.
As principais utilizações desse circuito são: conversãosérie-paralelo de informações e geração de produtos canônicos,utilizados como rótulos de operações em máquinas digitais. É tam
bém utilizado em sistemas de transmissão de dados. Antes de estu
darmos estas aplicações, vamos analisar seu circuito nas várias
formas em que se apresenta.
O circuito lógico básico de um demultiplex é visto na fi
gura:
so CANAIS DE SAÍDA
DE INFORMAÇÕES
E
ENTRADA DE!
INFORMAÇÕES!
r
1
1
1
1
ft
Ss116[5RR)VARIÁVEL DEA SELEÇÃO
Figura 8.34
Vámos analisar o funcionamento do circuito, em função do
valor assumido pela variável A:
A=0: S, irá assumir o valor da entrada de informação, logo,esta sairá por S, e nesse caso, S, estará em zero.
A u "o S, irá assumir o valor da entrada de informação, logo,esta sairá por Se nesse caso, Sº&, estara em zero,
Podemos notar que quando A = O (endereço O) a informação
de entrada sairá em ST, e quando A = 1 (endereço 1) a informação
de entrada saíra por S1.: Assim sendo, as variáveis de seleção for
necem o endereço, dado à informação de entrada, do local (canal
de saída) por onde esta deverá sair.
Podemos escrever essas possibilidades em uma tabela da
verdade:
Variáveis de Canais de
seleção Informação
A So |S1
o E o
1 o E
Tabela 8.7
282
A=0 + So =E e S1
A 1 + So o e Er
1" o
4 =
E é à entrada de informação.
8.4.1 Projeto e Funcionamento de um Demultiplex
Para projetarmos um demultiplex devemos relacionar, pri
meiramente, a possibilidade que as variáveis de seleção irão assumir (endereço), com o canal de saída de informação que deve ser
conectado à entrada. Para isso, montamos uma tabela da verdade
onde são consideradas todas as possibilidades de seleção e os
respectivos canais de informação.
Como exemplo vamos elaborar um demultiplex de 4.canais.
Para que possamos conectar aleatoriamente uma entrada a 4 canais
de saída, necessitamos, como já visto, de 2 variáveis de sele
ção. Com isso, podemos montar a tabela da verdade:
Variáveis Canais de saída
A B So 817 So S3z
o o E o o o
o 1 o E o o
1 O o o E o
1 1 o o o E
Tabela 8.8
Através da tabela, notamos que, quando as variáveis de
seleção assumirem:
(00) (PQ): teremos
(01) (P D: teremos
E. valor
B
E (10) (P3): teremos
B
no canal de saída S,.o E
o valor E no canal de saída S7.
o E
o
A.
Do
As: valorEno canal de saída S,.A.B (11) (P3): teremosovalor E no canal de saída S3.O circuito para executar essa função é visto na figura:Pose =| DEMULTIPLEX iÍ | CANAIS DEI so SAIDAt|1| st|EENTRADA Del S2INFORMAÇÕES SaVARIÁVEIS DEAB SELEÇÃOFigura 8.35O funcionamento do circuito demultiplex é análogo ao docircuito multiplex. Para verificarmos, vamos analisar um dos ca283
sos possíveis das variáveis de seleção, por exemplo, enviando O
endereço 01 (AÀ.B).
Quando ocorrer esse caso,
interno ao circuito estará com P)
o gerador de produtos canônicos
em 1, com isso, a porta E liga
da à saída P,y estará com um dos terminais em nível 1, logo, em
sua saída (SS) ) teremos o valor, ou os valores, assumidos pela en
trada das informações. As outras saídas permanecerão em zero, lo
go, quando o endereço for Oi (A.B), teremos a informação de entrada na saída Si:
Figura 8,36
Em bloco temos:
Figura 8.37
Como outro exemplo vamos elaborar um circuito demulti
plex de 8 canais de saída (3 variáveis de seleção), seguindo o
mesmo processo.
284
Variáveis de
seleçao
B
Canais de saída
S5o
OOOCOOOHMO|
wu -
DODoOoOoOoComMmMoOCOo|
un Ns
OCOoOoOomHmOoOoO|
Yn ts
OcComMmoocoo|
hn * &
HOOCOOOOOO|
YU
7>
pero+r
o0oO0oos
rHOOFPFOO
FOMNO[FNOMO|N OOoOooOoooomM|aA
OoOMOOOoOOoO oOoHMHOOOOOO|
|U
Tabela 8.9
Podemos, agora, desenhar o circuito que executa essa fun
ção:
Figura 8.38
Podemos verificar que de acordo com o endereço (valores
assumidos por ABC), a informação de entrada surgirá na saída res
: . :pectiva. Notamos que cada canal de saida possui apenas um endere
ço:
8.4.2 Outras maneiras de formação de um bloco Demultiplex
Podemos formar blocos demultiplex através de quaisquer
geradores de produtos canônicos. Esquematizando, de forma geral,
temos:
285
o
ASAS
Í
poses
Ie.
ALADAGÃA AN
Figura 8.39
O gerador de produtos canônicos interno ao circuito, fun
ciona como distribuidor de endereços, pois de acordo com a entrada das variáveis de seleção, desbloqueará somente uma saída.
Esse gerador de produtos canônicos poderá ser de qual
quer tipo: matriz de diodo, matriz de encadeamento simples, matriz de encadeamento duplo ou mesmo feito através de portas E co
mo nos casos vistos anteriormente.
8.4.3 Ampliação da Capacidade de um Circuito Demultiplex
Como nos circuitos multiplex, podemos montar a partir de
demultiplixadores de menor capacidade, outros de maior capacida
de, ou seja, maior número de canais de saída.
Para entendermos o processo vamos iniciar com um caso
simples, onde vamos montar um demultiplex de 4 canais à partirde outros de apenas 2 canais de saida.
A figura mostra o bloco que desejamos montar:
CANAIS DE
So SAÍDA
——.
|———aS2E e——— DEMUXENTRADA DEINFORMAÇÕES ——— Sa| | VARIÁVEIS DEA B SELEÇÃOFigura 8.40Este será feito a partir de blocos de menor capacidade:286
|——so
E e———— DEMUX.a SE
Figura 8.41
Os blocos deverão ser conectados da seguinte maneira:
FETATAAA 8
í
E e—pEMUX LL, |
1 1 1
! | old les| cemux|||| 11+T—=s3| .| |!dus ss seenA BFigura 8.42O circuito seguirá a tabela da verdade:a B|sóis, /S2o|S;3o o TEJO(o0íoo 1 /olE|0ojo1 o /olo|E jo1 1/0 /0/0|ETãábela 8.10Normalmente, encontramos circuitos demultiplex de 8 canais de saída (3 variáveis de seleção). Com a utilização dessesblocos e seguindo esse processo, podemos formar circuitos demultiplex de qualquer capacidade de saida.Para ilustrar, vamos construir um demultiplex de 16nais de saída, utilizando os blocos mencionados. O circuitovisto na figura: 2ê287
So
S2
sa
S4
ss
S7
ss
So
Sto
Sn
s12
s1a
sta
s15
Figura 8.43
Nesse caso, o demultiplex 1 receberá às entradas de in
formações e a primeira parte do endereço (A), com isso, selecionará através das saídas, um dos 2 blocos demultiplex. A segunda
parte do endereço (BCD) selecionará por qual dos canais a infor
mação deverá sair.
Esse processo, bastante semelhante ao de aplicação de um
multiplex, pode ser estendido para vários casos.
8.4.4 Demultiplex com Endereçamento Sequencial
Podemos utilizar um demultiplex que apresente a informa
ção de entrada, saindo pelos canais de acordo com um endereçamen
to sequencial. Para isso, basta conectarmos às entradas de sele
ção, um circuito contador que gere a contagem com a sequência
desejada. Conforme a saída do contador, a entrada de informaçõesserá conectada aos canais de saída. Desse modo, quando o contador assume estado zero, a informação sairá pelo canal de saída
Sº e quando assumir estado 1, sairá pela saída 8, e, assim sucessivamente.
Esse tipo de configuração é muito utilizado em máquinas
digitais para sequenciamento de operações, sendo conhecido como
gerador de Labels (Rótulos). Esquematicamente, temos:
E)
S1
52
Sa
SN
Figura 8.44
288
Essa configuração não permite à conversão de informaçãosérie para paralelas pois, não permite a saída simultânea de in
formações pelos canais de saída. Um modo de solucionar o proble
ma é o armazenamento dessas informações em flip-flops ligados àssaídas e com isso recolher a informação paralela.
8.5 Multiplex e Demultiplex utilizados na Transmissão de Dados
Os circuitos multiplex e demultiplex são muito utiliza
dos em transmissão de dados. Para isso, basta que tenhamos um
bloco no transmissor e um outro no receptor, executando a fun
ção inversa. Para que haja uma perfeita recepção é necessário também que as variáveis de seleção estejamsincronizadas, ou seja,tanto na transmissão como na recepção, as variáveis de controle
devem enviar o mesmo endereço.
Temos dois processos básicos de transmissão:
Transmissão paralela: através de múltiplos fios.
Transmissão série: através de 1 fio.
Vamos, para analisar os processos, exemplificar à transmissão de dados de 2 bits nos 2 modos:
1 - Transmissão Paralela
A configuração do circuito nesse tipo de transmissãovista na figura:
os
LINHA DE
i TRANSMISSÃO
So 1 o
E e—— PEMUX|g hi) 1 Mox esNE j 1
31)|A A2Figura 8.45A entrada de informação E, irá receber a informação demodo série, como visto no gráfico:Figura 8.46
Este gráfico indica o espaço de tempo de duração do 1º
e do 2º bit. Sabemos também, que os bits da informação podem a
sumir valores 1 ou O.
A variável de seleção A, do demultipiex irá, durante o
tempo de existência do 1º bit, enviar o endereço de S,, logo, este aparecerá na saída So Simultaneamente, a variável de seleção
A, do multiplex deverá enviar o mesmo endereço, fazendo com que
a SS AFoEmAcÃDo ligada em To(Sspo) apareça na saida S. Durante a existência do 2º bit, a variável de seleção A 1 do demultiplex deve
289
enviar o endereço de Si, logo, este aparecerá na saída S,. Simultaneamente, a variável de seleção A, do multiplex deve enviar o
mesmo endereço, fazendo com que a informação ligada em I1(S;) apa
reça na saída S. ASsSim, teremos na saída S a mesma informação
aplicada à entrada E. Esse processo apresenta apenas caráter didático para mostrarmos à importância do sincronismo entre as variáveis de endereço do transmissor e do receptor, pois sem ele
a informação colhida na saída não seria verdadeira. Na prática,
é utilizado o processo que será visto a seguir.
2 - Transmissão Série
A configuração do circuito é vista na figura:
LINHA DE ,16H TRANSMISSÃO | soSs EMUX — DEMUX|1 — É ——S1
Aq A2
Figura 8.47
Nesse caso, à entrada da informação é feita por 2 fios
(2 bits de informação) e é transmitida através de um único fio.= = s :Na recepção, teremos a conversão para saída em 2 fios, como naentrada.
A entrada da informação é feita da seguinte maneira;
h
Pu eFigura 8.48
A variável de seleção A, do multiplex irá, durante o in
tervalo de tempo de zero (0) a te enviar o endereço de TIgo, lo
go, à informação contida nesse canal aparecerá na saída S, con
sequentemente, na linha de transmissão e na entrada E do bloco
demultiplex de recepção. Simultaneamente, a variável de seleção
A, do demultiplex deverá enviar o mesmo endereço, ou seja, o de
So, fazendo com que durante esse intervalo de tempo (O - ti), à
informação contida em In apareça em S?o. Durante o intervalo de
tempo da t, e t,, a variável de controle A; deverá enviar o endereço de Ty, fazendo assim com que a informação contida nesse canal apareça na saída S. Simultaneamente, a variável Apr deverá enviar o mesmo endereço, fazendo com que, durante este intervalo
de tempo, II] apareça em Sp.
Vejamos agora, como a informação se comportará nos vários pontos do sistema:
290
nn mm Mx — f—— DEMUX|2ºBIT 2BTne> Ps)
| |
Aq Az
Figura 8.49
Notamos neste caso, à importância do sincronismo das variáveis de controle de transmissor e do receptor. Notamos também, que nas saídas S,eS;,o1l1º?eo2? bits não aparecerão simultaneamente. Podemos, então, para recolher a informação, arma
zenar as saídas S, e S, em flip-flops e assim, logo após o ins
tante t,, termos nas saídas dos flip-flops a mesma informaçãocontida nos canais Iv e 17. Após o término da transmissão de uma
informação, poderemos transmitir uma outra e assim transmitir vá
rias, uma seguida à outra.
O processo apresenta à vantagem de transmitir a informação de modo série. Esse fato é muito importante quando temos uma
grande distância entre o transmissor e O receptor, pois a linha
de transmissão poderá ser um fio, linha telefônica ou outra sim
ples, da mesma forma.
Vejamos a seguir, um sistema de transmissão de dados,utilizando multiplex e demultiplex de oito canais de informação,
ambos com endereçamento sequencial:
16 A + so1A e S1.19 ey P* So
ato Ss (K E mux [* Sa
14 A MIX e [ão + Sa
15H CANAL DE . bess
16H TRANSMISSÃO l=és6
17 A e S7
A |8 Je A [e le
CONTADOR DE O - 7 CONTADOR DE G -7
Figura 8.50
O sistema mostrado na figura, efetua a transmissão da
informação, que entra através dos canais de entrada do 1h a LI,através de multiplexação de endereçamento sequencial. Isso fará
com que tenhamos serialmente na saída S, os bits da informação.
Essa informação chegará na entrada E e será demultiplexada, tam
bém em endereçamento sequencial.
Logo, os bits da informação de entrada de To a I7 sairão
por SW, a S,, respectivamente, isso se tivermos o sincronismo entre os contadores 1 e 2, de transmissão e de recepção. O fato dos
contadores estarem sincronizados significa que quando um deles
assume um estado, o outro também assume o mesmo estado, ou seja,
se o contador 1 da transmissão estiver, por exemplo, em estado
291
5 (endereço 101), o contador 2 da recepção também deve estar neste estado, com isso o circuito multiplex liberará o canal Is e
o demultiplex liberará a saída Ss, logo, o bit de informação que
estava no canal de entrada Is; do multiplex sairá no canal Ss do de
multiplex.
Podemos verificar o funcionamento desse sistema através
da tabela da verdade, onde, de acordo com o endereço enviado pelos contadores, relacionaremos os canais de entrada e os canais
de saída.
TR AaSo* Linha Canais de saída
A B C S=E Sol S7|S2|53|Su4|S 51 S g|S;
0 0 O Io 19/0 |O jo |O jO [0 [O
o o 1 11 o |1,7/0 (o lo lo|o loo io Ia o |o I12/0o lo lo lo looO 1 1 I3 O jo [O |13/0 [0 [0 |O1 0 O Iy O jo [O |O |I4|JO |O [O1 0 1 Is o jo [o |O |O |15/0 [O1 1 O Le O jo [O |O |O |O |IgjO1 1 d I7 0 |O [0 jO jO |O |O |1;multiplex demultiplexTabela 8.11Notamos que a saída do multiplex será igual à entrada dodemultiplex. Na figura, poderemos verificar nos vários pontos dosistema o comportamento da informação.ioN Te 13 41IsIgi7 "to A So t11 A ps) tPB A e Sa +131 Ss pos:ne) MUX 55 É DEMUX [ass .1] -es5 t16 A Se t171 es7 ÉCONTADOR DE O -7 CONTADOR DE O -7Figura 8.51Para que tenhamos os vários bits de informação ão mesmotempo, necessitamos armazená-los e efetuar a leitura somente nofinal da transmissão completa de uma informação. Para armazenaresses valores podemos utilizar flip-flops nas saídas. Podemos observar que após o término, poderemos iniciar a transmissão deuma nova informação.292
8.5.1 Gerador de Paridade
Normalmente, em transmissão de dados é comum enviarmos
um bit a mais na informação. Esse bit, denominado bit de parida
de, levará a seguinte informação:
1 - se foram transmitidos na informação um número par debits iguais a 1.
O - se foram transmitidos na informação um número ímpar
de bits iguais a 1.
No receptor, uma vez recebida à informação mais o bit de
paridade, um outro sistema irá conferir se a informação foi recebida corretamente, ou seja, se foi enviado um número par de bitsiguais a l, sendo bit de paridade igual a 1, ou se enviado umnúmero ímpar de bits iguais a 1, sendo bit de paridade igual a
zero. Esse sistema deve indicar se a informação foi recebida cor
retamente, caso contrário, deve indicar ao receptor a reijeiíção
da mesma, pois à informação recebida não é verdadeira.
Vamos, primeiramente, estudar o circuito que gera o bit
de paridade. Esse circuito deve fornecer em sua saída 1 se o nú
mero de bits iguais a l for par e zero quando este número for im
par.
Podemos, agora, estabelecida a função do gerador de pari
dade, levantar sua tabela da verdade. Vamos supor que a informa
ção a ser transmitida contenha 4 bits.
1, 1, 1, IQ|P
o o o o (O bits=1+ P=1)o o o 1|0 (1 bit = 1+ P=0O)O O 1 0 |O (1 bit =1+ P=0O)o o 1 1 11 (2 bits = 1+ P=1)o 1 o oljoo 1 o 1||1Oo 1 1 0oj|1o 1 1 1 01 o o oo1 0 oO 1|/211 o 1 0Oo|11 0 1 15701 1 0 oj|12 2 o 1/01 1 1 o o2 1 1 1 [1Tabela 8.12Vamos esquematizar o circuito que executa essa função.Figura 8.52 293
A expressão será:
Ss=TRGI)SBTIT2SIT3Z
O circuito será então:
sa
a
4—
Vamos analisar o comportamento desse circuito na trans
missão de um dado.Vamos supor que o dado de informação de 4bits seja transmitido em quatro linhas, ou seja, em paralelo.
A conexão do gerador de paridade é feita como mostrado na figura:
o:
Figura 8.53
h (—1<=BoFigura 8.54
O quinto fio da linha de transmissão, ou seja, o quintobit da informação enviada, será o bit de paridade.
Devemos agora, elaborar um circuito que na recepção do
dado, efetue o teste de verificação da paridade ou não do dadotransmitido.
Na recepção, teremos à informação recebida e também umbit que informará se houve ou não a paridade do número de bits
desta informação. Se esta informação recebida possuir um número
par de bits iguais a 1 e o bit de paridade for igual a 1, ou se
possuir um número impar de bits iguais a 1 e o bit de paridade
for igual a zero, significa que a informação recebida é correta,
se, no entanto, ocorrer algo diferente disso, significa que a
informação recebida não é correta. O circuito verificador de paridade deve apresentar saída zero quando à informação recebidafor correta, caso contrário, deve apresentar saída igual a 1.
Com isso podemos levantar a tabela da verdade referente
a esse circuito. Nesta tabela, as variáveis serão os bits da
informação recebida, incluindo também o bit de paridade.
294
AOOHOEOHHOOAHOMOOHOTAOAOOHAOOHOrnHO
ToISI3
QRO
Oem
9
npio-ro
AaSe
menes
enem
2
norre
s
OOMHOOHHOOHHOOHAHOOHHOOAHOOHHOOr!ADOQOmASADOOOOXHAHHAOOOOHTHMHAHOOOOHHAAHcCooocococCoOmHHHAMHHOOOCOOCOOHmHHHHAHAAOOOOOOOOOOOOOOOOH4HAAHAdAdandtadadAaA
Tabela 8.13
Vamos agora, esquematizar o circuito que efetua esta
bela da verdade.
ta
na1
= T OI O1I,01;O”PSs
Figura 8.55
295
o
D)
Be——
s
3 —A
P
Vamos agora, analisar o comportamento de ambos os circuitos na transmissão e recepção de um dado. Vamos supor que os da
dos de informação de 4 bits sejam transmítidos em 4 linhas, ou
seja, em paralelo. A conexão de ambos os circuitos é mostrado na
figura:
Figura 8.56
1 RECEPTORNro = &
o pao
Figura 8.57
De acordo com a informação (Io I17 I2 13), na saída do
transmissor, o circuito gerador de paridade enviará um bit, in
formando se o número de bits iguais a 1 é par (1) ou ímpar (O).
Na recepção, O circuito verificador de paridade irá comparar o
número de bits iguais a 1 da informação (I0 1, I7 13) com o bit
de paridade enviado. De acordo com o funcionamento do circuito
verificador de paridade, a saída S indicará na recepção se a in
formação recebida é verdadeira (S = O) ou se é falsa (S = 1).
Podemos também esquematizar um circuito que funcione co
mo verificador ou como gerador de paridade. A vantagem dessecircuito é que um bloco pode executar tanto uma como a outra fun
ção.
Esse circuito nada mais é que uma extensão do Circuito
gerador de paridade, pois irá comparar a saída P deste com umavariável auxiliar X através de um OU Exclusivo. Se X for igual à
zero, P será comparado através de um OU Exclusivo com zero, lo
go, se for igual a 1 à saída será 1, se for igual a zero à sai
da será zero, portanto, se X for igual a zero, esse circuito funcionará como um gerador de paridade.
Se na recepção aplicarmos na entrada X o bit de paridade
recebido, esse circuito funcionará como verificador de paridade,
pois o circuito irá comparar através de uma porta OU Exclusivo,
o bit de paridade recebido e o gerado a partir da informação recebida.
O circuito, para tal aplicação, é visto na figura:
296
Figura 8.58
X = O: gerador de paridade + 7Y
X = P: verificador de paridade+Y Ss
Representando o circuito através de um bloco, temos:
o
n
bl
3
x
Figura 8.59
X=0 + Y=PX=P +Y=S
Vamos agora, elaborar um sistema completo de transmissão
e recepção de dados, utilizando multiplex, demultiplex e gera
dor /verificador do bit de paridade.
to
1 MOX
2 SA
Figura 8.60
8.6 Memórias
Memórias são os dispositivos que armazenam informações.
Neste ítem, trataremos das memórias que armazenam informações co
dificadas, digitalmente, através de um código binário qualquer.
Essas informações podem ser números, letras, caracteres quais
quer, comandos de operações, endereços ou ainda qualquer outro
tipo de dado.
297
As memórias encontram seu grande emprego no campo da In
formática, sendo utiizadas principalmente em computadores e periféricos. São também utilizadas em outros sistemas com —micropro
cessadores, tais como: Kits e projetos específicos. Armazenam
dados para endereçamento, programação e para constituir o conjun
to de programas internos para a funcionalidade do próprio siste
ma. Um outro tipo de aplicação consiste em utilizá-las para exe
cutarem quaisquer funçoes de circutios combinacionais, e ainda,
com o auxílio de contadores comuns e conversores, gerar formas
de onda de diversas maneiras de modo mais simples que o visto no
capitulo 7. Algumas dessas aplicações serão estudadas ao térmi
no deste capítulo.
8.6.1 Classificação das Memórias
Antes de estudarmos cs diversos tipos de memórias, va
mos conhecer sua classificação. Podemos classificar as memórias
em vários ítens diferentes. A seguir, vamos relacionar os prin
cipais:
- acesso
- volatilidade
escrita/leitura ou apenas de leitura
- tipo de armazenamento
PWN|
t
Vamos analisar cada ítem:
1 - Acesso
As memórias armazenam informações em lugares denominados
localidades de memória. Cada uma das localidades de memória possui um conjunto de bits que nos permite Oo seu acesso, à esse con
junto de bits damos o nome de endereço. Esse conceito é de fácil
compreensão, pois como o próprio nome diz, o conjunto de bits re
presenta o endereço da localidade onde está armazenada uma in
formação.
O tempo de acesso de uma memória é o tempo necessário des
de a entrada de um endereço até o momento em que a informação apa
reça na saída. Para as memórias de escrita/leitura é também o
tempo necessário para à informação ser gravada.
Podemos ter acesso à uma dada localidade de memória de
duas maneiras diferentes:
- acesso sequencial
- acesso aleatório
As memórias que utilizam o acesso sequencial, dado o en
dereço de uma dada localidade, permitem que se ahegue até esta,
porém para isso necessitamos passar por todas as outras locali
dades intermediárias. As memórias mais comuns desse tipo são à
que utilizam fita magnética.
Para entendermos melhor o acesso sequencial tomemos o
exemplo de uma fita magnetica. Para que tenhamos acesso a uma
informação armazenada em uma localidade qualquer, necessitamos
enrolar a fita até o ponto dessa localidade para só, então, ter
mos acesso à informação lá contida. Notamos, nesse caso, que ao
enrolarmos a fita, passamos por todas as localidades intermediárias.
Uma característica importante desse tipo de acesso é que
o tempo de acesso depende do lugar onde a informação está arma
298
zenada. No caso da fita, se uma informação estiver no fim do rolo necessitamos enrolá-la até o ponto desejado, logo o tempo de
acesso será longo. Caso a informação esteja no início da fita, o
tempo de acesso será menor.
As memórias que utilizam o acesso aleatório, dado um en
dereço de uma dada localidade, permitem que se chegue até esta
diretamente, sem que necessiítemos passar pelas localidades intermediárias. As memórias desse tipo são também conhecidas como RAM
(Random Access Memory). São largamente utilizadas em sistemas di
gitais programáveis. Esse tipo de memória possui a grande vanta
gem de ter um tempo de acesso pequeno e igual para qualquer uma
das localidades de memória. Analisaremos mais adiante o circuito
de memória RAM.
2 - Volatilidade
Quanto à volatilidade, as memórias podem ser voláteis ou
não voláteis.
As memórias voláteis são aquelas que ao ser cortada a
alimentação perdem as informações armazenadas. São memórias feitas, geralmente, à partir de semicondutores e na maioria das ve
zes, possuem como elemento de memória o flip-flop. Um exemplotípico, já citado, é o da memória RAM.
As memórias não voláteis são aquelas que mesmo sem ali
mentação continuam com as informações armazenadas. Dentre essas
se destacam as memórias magnéticas e as eletrônicas: ROM, PROM
e EPROM.
3 - Memórias de escrita/leitura ou memórias apenas de leituraAS memórias de escrita/leitura são aquelas que permitem
acesso a uma localidade qualquer para escrevermos a informação
desejada, além disso, permitem o acesso também para à leitura
do dado. As memórias RAM também se enquadraran nessa situação.
As memórias apenas de leitura, como o próprio nome diz,
são. aquelas em que à informação . é fixa, só podendo efetuar-se aleitura. São também conhecidas como ROM (Read Only Memory). Aanálise desses tipos de memórias será feita mais adiante.
4 - Tipos de armazenamento
Quanto ao tipo de armazenamento as memórias classifi
cam-se em estáticas e dinâmicas.
As memórias de armazenamento estático são aquelas em que
uma vez inserido o dado numa dada localidade, este lá permanece.
As memórias de armazenamento dinâmico são aquelas em que
necessitamos inserir a informação de tempos em tempos, pois de
acordo com as características de seus elementos internos perdem
essas informações após um determinado tempo.
As memórias de armazenamento estático apresentam a vanta
gem de possuir uma utilização da maneira mais fácil que as dinã
mICAas.
8.6.2 Memórias RAM
Essas memórias, como já visto, apresentam as seguintescaracteristicas principais:
299
1 - acesso aleatório
2 - permitem escrita e leitura de informação binárias codificadas.
Como vimos no capítulo 6, o flip-flop é um bloco lógico
que permite o armazenamento de uma informação de um bit. Nas memórias RAM, o flip-flop é utilizado como elemento básico de memória.
Para entendermos o funcionamento básico de uma memória
RAM, vamos, inicialmente, analisar um circuito básico que nos
permite a escrita e a leitura de uma informação:
END e——————
Entrada de endereços++-s,Ss SAÍDA DEB LEITURAEntrada do dado a serescrito. xControle escrita/leitura.Figura 8.61Este circuito pode ser considerado como uma RAM de 1 bit.Primeiramente, vamos analisar como escrever uma informação. Estando a entrada de endereço (END) em nível lógico Lias portas E (P, e P,) liberarão a passagem para os terminais Sse R do flip-flop, do dado ligado à entrada D. Desse modo, às entradas S e R assumirão os valores de De D respectivamente, impondo assim à saída Q o valor de De a saida O o valor de D, isto somente no momento em que a entrada clock for igual a 1.Resumindo, para efetuar uma escrita necessitamos, então:1 - acionar a entrada de endereço (END = 1).2 - injetar a informação à ser escrita no terminal dedados (D = TI).3 - acionar o terminal de controle escrita/leitura (X-1).De acordo com à situação já expostá, vamos analisar osdois dados que podem ser escritos: O ou 1.Se quisermos escrever zero, a entrada D deve ir parazero. Com a entrada de endereço (END = 1) igual a l, a informação contida na entrada D é liberada para o terminal S do flip-fiop e D para o R, ou seja, nesse caso, a entrada S (saída daporta P,) será zero e a entrada R (saida da porta P2) será l. Essas entradas, quando o clock for igual a 1, farão com que oflip-flop assuma estado zero (Q = 0 e Q = 1), logo, quando a entrada de controle X (escrita/leitura) for igual al, 0 flip-flop assumirá estado zero.Se quizermos escrever 1, a entrada D deve ir para 1. Coma entrada de endereço igual a 1 (END = 1) a informação contidaem D é liberada para o terminal S do flip-flope Dparao terminal R, ou seja, nesse caso a entrada S (saída de P,) será 1 ea entrada R (saída de P,) será zero. Essas entradas, quando o
300
clock for igual a 1, farão com que o flip-flop assuma estado 1(Q=1eQs=0), logo, quando à entrada de controle for igual a 1,
o flip-flop assumirá estado 1.
Para lermos uma informação, precisamos endereçar o flip-flop (END = 1) e colocar a entrada de controle de escrita/leitu
ra em zero (X = O), bloqueando assim, quaisquer entradas S e R
(clock = 0), Desse modo, podemos efetuar através do terminal de
saida de dados, à leitura do valor de Q, ou seja, a leitura do
valor do dado armazenado nessa célula básica.
Interligando várias células, básicas, podemos esquemati
zar memórias de maior capacidade.
Capacidade de memória é O número de bits no qual uma memória é capaz de armazenar.
Cada bit será armazenado no que chamaremos de localidade
de memória. Cada localidade, como vimos, oferece acesso através
de um endereço, logo temos que produzir tantos endereços quanto
for o número de localidades de memória, para termos acesso à todas elas.
Como já vimos, conseguimos endereçar com n variáveis 2D
localidades, logo para N localidades necessitamos de endereços
de n variáveis onde: n = log,N ,Para exemplificar, vamos esquematizar uma memória RAM
de 4 bits de capacidade.
Para armazenar 4 bits, necessitamos 4 localidades de memoria. Vamos determinar o número de variáveis de endereço:
N=4 + n= log, 4 .«“. n=2 variáveis de endereço
A figura mostra o esquema dessa memória RAM de 4 bits:
ENTRADAS
&
enDereço
Lº
So Co
contROxEen x=t ESCREVEPERTH
Figura 8.62
Notamos, através do esquema, que tanto a entrada de da
dos (D) como a entrada de controle escrita/leitura (X) são co
muns à todas as células de memória, porém estas últimas só serãoativadas pelos seus respectivos endereços. Por exemplo, se qui
zermos armazenar na localidade 3 um dado, entramos com esse na
entrada D, colocamos a entrada X em l (escrita) e entramos com o
endereço 11 (319). Com isso só a localidade 3 será ativada, ar
mazenando o dado D. Notamos que todas as outras células estarão
bloqueadas, pois suas entradas de endereço serão iguais a zero,
logo, todas as entradas S eRdos flip-flops não ativados estarão em zero, fazendo com que mantenham o estado atual, não destruindo as informações já armazenadas.
301
Se quizermos agora, por exemplo, ler a informação conti
da na localidade O, entramos com o endereço 00 (010) e X= O, lo
go, teremos na saída de leitura o dado armazenado em Qyo- Mesmo
que tenhamos um valor qualquer na entrada D, o flip-fiop FF, estará com suas entradas S e R bloqueadas, pois a entrada clock estará em zero (X = O). Os outros flip-flops estarão duplamente
bloqueados, pela entrada X e pelas entradas de endereço.
A figura .mostra, em bloco, uma célula básica de memória
RAM:
|
Entrados de
endereços
END l—. SaídaControle E/L — x Ss de
Entragas de e— leitura.
Dados,
Figura 8.63
Vamos esquematizar o circuito do exemplo, utilizando estes blocos:
ENT. DE
(à
END. +.8x sooCONTARESCR/LEMURAxs1e|Ax=oLÊFigura 8.64A disposição das células básicas, uma após a outra, édenominada de linear. A memória de 4 localidades por nós esquematizada está disposta linearmente, sendo à forma de endereçamento chamada de seleção linear, pois, temos um produto canônico seguidoao outro, ou seja, cada produto canônico, utilizado como endereço, é obtido através de uma das portas E.Como vimos anteriormente, esta não é a única maneira degerarmos produtos canônicos. Uma outra maneira de utilizá-los,para endereçamento, é através de uma matriz de duplo encadeamento. O endereçamento feito através da matriz de duplo encadeamento é também conhecido como seleção coincidente, pois, só acionaa célula básica na qual coincidem os dois ramos do endereço.Vamos agora, esquematizar uma memória de seleção coincidente com 16 locaiidades (16 localidades + 4 variáveis de endereçamento).302
BARRAMENTO DE ENDERECOS
st
SAIDA OE
LEMTUAA
Figura 8,65
Vamos, para exemplificar, analisar o caso de escrita nalocalidade 5, os outros serão análogos:
Para escrevermos um dado na localidade 5, devemos:
1 - Injetar o dado na entrada D.
Esse dado será injetado na entrada D de todas as clulas.
lo.
2 - Injetar controle de escrita (X = 1).
Esse controle irá fazer com que às entradas clock de
todos os flip-flops de todas as células fiquem iguais
a l.
3 - Endereçar a localidade desejada, no caso a localida
de 5.
Para endereçarmos essa localidade, necessitamos enviar através do barramento de endereço, a palavra de endereço Ol
01 (A.B.C.D), que será a única possibilidade possível que as variáveis de endereço podem assumir para liberar a localidade desejada, no caso, a 5. Com isso, todas as entradas S e R de todos
os flip-flops das células não endereçadas permanecerão em zero.Com S = R = O teremos Of = Qa, ou seja, todas as localidadesnão endereçadas manterão o seu estado.
303
A localidade 5 terá sua entrada de endereço igual a 1,
logo, as entradas S e R do flip-flop da célula da localidade 5assumirão D e D, fazendo com que à saída Q dessa célula assuma
o valor do bit do dado de entrada.
Assim, a informação contida na entrada D mediante controle E/L (X = 1) e palavra de endereço 0101, será armazenada somente na localidade de memória 5, sem alterar o valor das outraslocalidades.
As memórias RAM podem ser representadas somente em blo
cos. Mostramos, na figura, o bloco da memória RAM esquematizadaanteriormente:
ENTR. DE ss LÊ —xCONTR E/LIX=1 ESCREVE FANS se
ENT. DE DADOS e HD SAÍDA DEABCD! [EMURASIENTRADAS DE
ENDEREÇAMENTO
Figura 8.66
Notamos, pela figura, que o bloco representa uma memória
RAM de 4 variáveis de endereçamento (n = 4), 16 localidades de
memória, com uma variável de controle E/L (X), uma entrada de da
dos (D) e uma saída de leitura (SL).
8.6.2.1 Memórias RAM de N Localidades
Podemos através desse processo, construir memórias RAM
de N localidades. Para isso basta aumentarmos o número de variá
veis de endereçamento (n), arranjarmos a matriz de encadeamento
duplo para n variáveis e conectarmos as células de modo análogo.
Dessa forma, teremos uma memória capaz de armazenar até N bits,porém em toda e qualquer memória desse tipo, só poderemos armaze
nar informações de 1 bit, ou seja, a cada endereço colocado no
barramento de endereços, escreveremos ou leremos 1 bit apenas.
8.6.2.2 Memórias RAM N x m
Se quizermos armazenar uma informação que contenha mais
de 1 bit e termos:acesso a essa informação mediante um endereçoapenas, as memórias RAM vistas até aqui, tornam-se insuficientes,pois como já dissemos, essas só escrevem ou apresentam na saída1 bit para cada endereço colocado na entrada.Para armazenarmos uma palavra de informação de um certonúmero m de bits, utilizamos m dessas memórias vistas anteriormente, conectadas de forma a gerar nos terminais de saida osbits da palavra de informação, ou escrever os bits em uma , dadalocalidade através das m entradas de dados, mediante uma só palavra de endereço.Essa conexão é feita conforme mostra a figura:304
ENT. DE
END.
Figura 8.67
Cada bit da informação será armazenado em uma das m memórias RAM, sempre mediante o mesmo endereço, logo, cada bit estará na mesma localidade de sua respectiva memória, ou seja, o primeiro bit será armazenado na localidade K da primeira memória,
o segundo bit na localidade K da segunda memória e assim por diante. Para efetuarmos a leitura dessa palavra de ifformação, acio
namos o endereço da localidade onde estão armazenados seus bits
e teremos nas saídas das m memórias RAM, a palavra de informação
desejada.
Para entendermos melhor esse conceito, vamos esquemati
zar e analisar uma memória RAM 8x4, ou seja, uma memória de 8 localidades (N = 8) que armazene 4 bits em cada localidade (m=4).
Devemos lembrar que o primeiro número (N) indica o número de 10
calidades da memória e o segundo número (m) indica o número de
bits de cada palavra de informação armazenada.
A figura mostra essa memória:
SAÍDA DE
LEITURA.
CONTROLE
EA X
X=1E
x=oL
D1
ENT. DE|D2o3D4ent.DE [ÀEND.|BcFigura 8.68Vamos analisar o caso da escrita de uma informação ( 1I2IgIyW). Para isso, temos que aplicar a informação às entradasDi, Do, D3 e Dy respectivamente, passar o controle E/L para a si305
tuação de escrita (X = 1) e aplicar em A, B e C o endereço da
localidade a ser armazenada.
Vamos supor que a informação deva ser armazenada na loca
lidade 4, logo, a palavra de endereço será 100 (ABC). Com esse
endereço e a situação descrita, temos: T1 armazenado na localida
de 4 da memória RAM 1, I>z na localidade 4 da RAM 2, I3 na locali
dade 4 da RAM 3 e Iy na localidade 4 da RAM 4.
Para lermos a informação teremos que fazer X = O (leitu
ra) e ABC = 100 (endereço da localidade 4). Assim sendo, a infor
mação (IjIpI3gIv) estará respectivamente nos terminais de saída
(8,1525384). ,Através do exemplo, concluimos que, podemos ler nos terminais de saída a informação que estava armazenada na localidade
4, mesmo esta sendo uma informação de m bits (m = 4).
Para armazenarmos ou lermos uma informação em qualquer
outra localidade, basta seguirmos o processo descrito.
A essas indicaçoês de memória RAM (N x m), damos o nome
de organização de estrutura da memória, pois sempre oO primeiro
número (N) indica o número de localidades da memória e o segundo
número (m) indica o número de bits de informação armazenada. Naprática, encontramos memórias organizadas com as seguintes estru
turas:
RAM 32x8 RAM 1024x1
RAM 128x8 RAM 4096x1
RAM 256x4 RAM 64Kxl
RAM S12x8
Para sabermos qual a capacidade de uma memória de estrutura Nxm, basta efetuarmos o produto Nxm, pois se multiplicarmos
o número de localidades (N) pelo número de bits por localidade,
teremos como resultado a capacidade total, em bits, dessa memó.ria. Por exemplo, uma memória RAM 256x4 possui 1024 bits de capacidade.
A notação K significa um fator 21º, ou seja, 1024. À memória RAM especificada por 64Kxl possui 64x1024 = 65536 localida
des com 1 bit em cada.
Na prática utiliza-se em cada localidade um conjunto de
8 bits denominado byte. Por exemplo, uma memória RAM de 2Kx8 é
especificada por 2K bytes possuindo 2048 localidades com 1 byte,
ou 8 bits, em cada.
Podemos representar as memórias RAM somente em blocos,
como visto na figura:
mm s
D2 sa .
ENTRADA
— .s sa SAÍDA DEDE DADOS i Ram dum | LEITURA
om Sm
CONTROLE e—-EM x=OLEMURA | Í Í"--|X=1 ESCRITA
AAZAZ An
ENT DE ENDEREÇOS
Figura 8.69
306
Por exemplo, uma RAM 256x4 será representada por:
SAÍDA DE
LEITURA
ENT. DE
DADOS
A AZAGAs AGAGATÃO
Figura 8.70
Como vimos, as memórias RAM são feitas a partir de semi
condutores, utilizando como elemento de memória o flip-flop. Es
sas memórias apresentam à característica de volatilidade de in
formações, pois se retirarmos a alimentação, perderemos todas as
informações armazenadas. Outra característica importante é quan
to ão tipo de armazenamento, na prática, às memórias RAM estáti
cas possuem muito menor capacidade do que as dinâmicas, pois estas últimas, apresentam como células de memória, circuitos mais
simples, porém, que necessitam da reinserção dos dados armazena
dos de forma periódica, apresentando apenas a vantagem da alta
capacidade de armazenamento num único circuito integrado.Existe também a memória RAM que apresenta a entrada e asaída de dados pelos mesmos terminais, sendo a seleção feita pe
lo próprio controle de escrita/leitura. Além disso, apresenta umterminal de habilitação que em nível zero, a faz entrar em funcionamento e em nível 1, coloca seus terminais em tri-state, conceito este, a ser abordado no próximo capítulo.
8.6.3 Memórias ROM
Essas memórias, conforme já visto, apresentam como característica principal permitir somente a leitura dos dados nela
gravados, vem daí o nome ROM (Read Only Memory) que significa me
mória apenas de leitura. Possuem em uma configuração . semelhanteàs memórias RAM no que toca à parte de leitura. Na verdade, asmemórias ROM são circuitos estritamente combinacionais, como ve
remos à seguir. *
Dentre as diversas aplicações, destacamos sua utilização
para construir um circuito combinacional qualquer, formar geradores de caracteres e armazenar programas em sistemas digitais.
8.6.3.1 Circuito Básico
Para iniciarmos o estudo das memórias ROM, vamos anali
sar um circuito básico que permite a leitura de 2 informações. à
figura mostra este circuito:
307
Figura 8.71
Se injetarmos na entrada de endereço A, Oo endereço zero
(A = O), poderemos ler na saída à informação ITQ. Se injetarmos o
endereço 1 (A = 1), poderemos ler a informação I,.- Devemos lem
brar que não teremos nunca a possibilidade de escrever uma informação numa dada localidade, pois as memórias ROM já são construi
das com os valores das informações Içelíl
A configuração básica de uma ROM é vista na figura:
xO OC 22"9 SR RED EIcn 1P,| o
Ao 8 19H
Z
A Sla),A2 tEA B|"wuA 1: [8o Vo g P2F [ =- VP & Iga1 Ana| 8 Pn-1Í ã&Í uuI 9 NA[SOA:ALL.Figura 8.72As informaçoês Ig, TI], Is --.-, IN-1 São valores que devem ser gravados nas N localidades previamente.
No caso, na localidade O, devemos ter a informação Tor
na localidade 1, Ir e assim, sucessivamente até na localidadeN-1,a informação IN-1.
O gerador de produtos canônicos funcionará como o decodificador de endereços, pois dado um endereço, liberará somente àleitura da informação contida na localidade de memória correspon
dente. A configuração do gerador de produtos canônicos mais utilizada é a de matriz de duplo encadeamento.
A figura mostra, como exemplo, a configuração de uma ROM
de 16 localidades (N = l16+ n = 4).
308
VARIÁVEIS DE.
ENDEREÇO
oNT>
s
SAÍDA DE
LEITURA
Figura 8.73
O funcionamento deste circuito pode ser apresentado na
forma de uma tabela da verdade. Esta tabela é apresentada a seguir:
Variáveis de
endereço
B C
erp
LpIrII[LPILOOOOOOOO|yw
FrHHOOOOFEHEHOOOO PHOOLHOOFNFPOOHHOO
HOLNOrLOLONOFOr[SOHSO|O
H =
Ts
Tabela 8.11
AS informaçoês de I9ga I15são os valores dos bits arma
zenados nas localidades.
Para construirmos uma ROM, basta sabermos os valores des
ses bits e nos terminais correspondentes, injetar então 1 e zero
conforme esses valares.
Esta tabela da verdade também recebe o nome de mapeamento de memória e significa que injetando-se nas entradas de ende
reço um endereço qualquer, teremos na saída, o valor armazenado
na localidade correspondente.
309
Para entendermos melhor o significado do projeto de uma
ROM, vamos elaborar um exemplo.
Vamos supor que necessitemos construir um circuito que
siga a tabela da verdade:
Variáveis de
endereço
A Ê Ss
o 0 0 o
o O 1
o 1 0 de
o 1 1 o
1 0 0 1
1 O 1 o
1 1 O o
1 1 1 1
Tabela 8.12
Podemos esquematizar esse circuito, seguindo os proces
sos vistos em capítulos anteriores. Podemos também utilizar uma
ROM.
Vamos agora, elaborar a ROM relativa a essa tabela daverdade: '
ENT. DE( A
ENDEREÇO êÊ
Figura 8.74
Podemos notar que o circuito dessa ROM quando endereça
do, apresenta na saída S os valores, conforme a tabela da verda
de. '
Podemos também relacionar os valores da saída com as lo
calidades, como mostrado na tabela:
Localidade Ss
NOUBRGNHO
rHOOFOrBHSO
Tabela 8.13
310
Esta forma de apresentarmos a tabela da verdade, nada mais
é do que dizermos qual o valor que está armazenado em uma dadalocalidade. O fato de utilizarmos 3 bits de endereçamento nos per
mite colocar o valor numérico do endereço na forma octal (ver capítulo 1 - conversão do sistema octal para o sistema binário "*econversão do sistema binário para octal).
Quando especificamos um endereço, por exemplo 5g, sabe
mos que significa o endereço 101 (58; = 10172).
O exemplo teve a finalidade de mostrar a construção de
uma ROM. No caso, não existe vantagem na sua utilização, Pois osmétodos de simplificação quando temos 3 variáveis, são já conhecidos, e levam ao mesmo resultado de maneira mais simples. Po
rém, nos casos onde possuímos 8 ou mais variáveis, a simplifica
ção torna-se difícil e aí sim fica clara a vantagem de utilizar
mos uma memória ROM.
Em caso de um número grande de variáveis, podemos consi
derar à tabela da verdade como um mapeamento de memória e construir una ROM que, de acordo com o endereço, apresente na saída
o valor 1 ou O, definido na tabela da verdade para cada possibilidade e, portanto, assumido pela saída.
Nos casos com um número elevado de variáveis, é comum
escrevermos a tabela da verdade, utilizando ops caracteres do sis
tema octal ou hexadecimal, dependendo da conveniência, sendo que,
para isso, basta saber que um dado número escrito na coluna de
endereços, representa o seu correspondente em binário.
No caso de possuirmos a palavra de endereço de oito bits,
é mais fácil escrevermos a tabela da verdade (mapemanento de me
mória), utilizando ao invés dos números binários, os seus cor
respondentes no sistema hexadecimal. A tabela exemplifica essa
vantagem:
Endereço das variáveis Endereço das variáveis Saida
em binário em hexadecimal Ss
ABCDEFGH
000009000 oo Io
00000001 ol T,
00000010 o2 Taz
00000011 o3 I3
10100111 A7 »« Ev
10101000 AB TIçgg
10101001 EX) To
11111101 FD Tosa
11111210 FE Tosuy
11111111 FF To55
Tabela 8.14
Podemos notar que é muito mais fácil, para um número ele
vado de variáveis, escrevermos as combinações na forma hexadeci
mail.
Podemos representar uma ROM através de um bloco, onde te
mos os terminais de endereço e a saída onde será efetuada a lei
311
tura:
ROM ó
s |— SAIDA DELEITURA
N LOCALIDA
TM
DES
Figura 8.75
No bloco, entrando-se com um determinado endereço, ftere
mos no terminal de saída o valor do bit da localidade endereça
da. Cumpre notar que numa memória ROM, os valores dos bits nas
N localidades de memória são pré-fixados na sua construção, que
é feita a partir de uma tabela da verdade (mapeamento da memória).
Na prática, encontramos memórias ROM em circuitos inte
grados, obedecendo a uma programação, pré-fixada pelo .fabrican
te, específica para usuário, logicamente, feita em grande escala. Para aplicações em pequena escala, utilizam-se as memórias
programáveis PROM, EPROM e EAROM, abordadas ao término deste capítulo.
8.6.3.2 Memória ROM N x m
As memórias ROM também podem oferecer estruturas organi
zadas na forma Nxm, ou seja, podemos a partir de um mesmo ende
reço,. ler uma palavra de mais de um bit. Vamos lembrar que, comojá visto, N é o número de localidades de memória, m e o número debits de informação gravado nessa localidade e n é o número de variáveis de endereçamento.
A figura mostra a configuração básica de uma ROM Nxm:
so s1 Boo Sm
ROM SO ou E RomM S2 rom E”NO o Ns No
Aq AgAn Aq AguAn Aq AQuiAn At Agu:Anare i —L 1
Az
An
Figura 8.76
Entrando-se no barramento de endereços com um dado ende
reço, todas as m memórias apresentarão em suas saídas (S, S;, ...Sm), os valores referentes a esse endereço, sendo assim, podere
mos ler na saída toda palavra de m bits (1, 1, Io «> Im). previamente fixada, referente a esse endereço.
312
Podemos também representar a ROM Nxm apenas em bloco, co
mo mostrado na figura:
SAÍDA DE
LEITURA
ENT. DE END.
Figura 8.77
Nesse bloco, dado um endereço, teremos nas saídas (So.
Sao 8, .«.. Sm), os valores dos m bits gravados (Io, ir 12 cusIm), Ou seja, a palavra previamente fixada na memória referente
a esse endereço.
Todas as associaçoêés de endereço e dados armazenados na
localidade de memória são vistos em uma tabela da verdade (mapea
mento de memória). A tabela, a seguir, mostra O caso geral:
A) Az A3z ... Ap So S1 Sao -... Sm
o o o o Too T01l T02 ... Tom1 T10 11). 112 .-.- Tim
o IT20 IT21 122 -... Tom
1 IT3o T3ã1r IT32 -... Im
Tabela 8,15
Vamos agora, para fixar o conceito de uma ROM, elaboraralguns exemplos de suas aplicaçoês.
8.6.3.3 ROM como um Circuito Combinacional
Vamos, como exemplo, construir uma ROM de modo que fun
cione como um decodificador de código BCD 8421 para o código
GRAY.
Notamos que o código à ser decodificado deve ser injeta
do como sendo um endereço, devendo ser fixadas nas localidades de
memória, referentes aos endereços, as palavras correspondentes ào
código a ser obtido.
Vamos montar a tabela da verdade:
313
Código BCD 8421 Código Gray
Entradas de endereçamento Saídas da ROM
A B CC D hn oo mns mn - n o
PRPOOFPOOHHFHOOFPFOO FPOMNMOLNOLOPOLOMSORO rerrprteprEprypprpryOocooooooo
CoOoOoOorrvwE
LL
LFL
OOOO
COrNFHHOOOOHEÊNHOO COrPHOOPHOOEHHOOHEHO
rmerEEEH[HNLEHHOOOO0OO0OO0OO0OO rPPRIEIEOOOOFHFEHHHOOOOTabela 8.16Logo após, construímos uma ROM l6x4 a partir da tabelada verdade, podendo ser utilizada como decodificador. Ao endereçarmos a palavra no código BCD 8421, nas saídas teremos os bitsque foram pré-fixados nas localidades, formando uma palavra queserá correspondente ao endereçamento, porém, no código GRAY.Nesse caso, temos uma ROM l6x4 onde o código Gray é fixado em 16 localidades e sairá através das 4 saídas.Representando esse circuito como um bloco, temos:So Saídas referentes aSs decodificação do códis2 go BCD8421 para o cóSa digo Gray.Entradas do códigoBCD 8421 (endereço) ABCDFigura 8.788.6.3.4 ROM Uitlizada num Gerador de CaracteresPodemos utilizar uma ROM em circuitos geradores de caracteres, ou seja, em geradores de formas de onda. Para isso, dadauma forma de onda, devemos digitalizá-la como visto no capítulo7. Após digitalizarmos à onda, codificamos os vários níveis emforma binária. Isso feito, elaboramos uma tabela da verdade, contendo esses vários: valores em sequência e associamos cada um desses valores a um dado endereço de entrada. Conectando-se as entradas de endereços à um contador de O a N-1 (N é o número de
localidades da ROM), teremos na saída da ROM esses valores se
314
quencialmente. Conectando-se à saída da ROM a um conversor digital-analógico, teremos na saída desse, a forma de onda desejada.
Vamos exemplificar esse processo, gerando uma forma de
onda triangular como visto no gráfico:
vv)
IV Jem rrenree==—— —
avi-ceco,
vi
Figura 8.79
Após digitalizada a forma de onda, colocamos os valores
codificados em binário, segundo uma ordem sequencial na tabela
da verdade, onde faremos a correspondência com os respectivos en
dereços:
Palavras de endereço Valores digitalizados da onda
A B CDE EPEN:PEN:TENT
PrEREELIErrLOOOOOOOO0OO0OO0OO0OO0OO0OOO0oOo
COOoOoOooQoEeErR
PEPHEHFHOOOOOOOO
PrrrPFr[EOOOOHHEFOOOOLEFPHOOOOPRroOOHHOOrFHHOOFHOOFErEOOFEHOO
rFrOFOFOFOIRNOPrPOrPO
RO
NO
FPO|[SOFP
O
PRrEpprpLHppLYpLEPpILÂEHLILYLULYL[UHHLYWYL[WOOOOO0OOOOOOoOOoOBPLELHLERPIE[CLOOOOHErFFOOOO OOErPEPOOFHEILOOrFHOOHEHHOOHFOO
OPOFO
LNOFRFHOPO
LOLNOFPO[LOrROHO
Tabela 8.17 (parte)
315
Palavras de endereço Valores digitalizados da onda
A B C DE 3 SS S&S SoMn
rrEpppEppÁDO rrHED[ERR HRHHEOOOO FHLHOOFHOO rPOrcoFroro cCooococococo DoOoOorErptrer OoOFrHOoOOFPr
Oro
rFrOPOF
Tabela 8.17
Construindo-se uma ROM de acordo com à tabela da verda
de, teremos o gerador dessa forma de onda. O diagrama de blocos
desse circuito é visto na figura:
ROM. so CONVERSORA o oiemar —S2 5ANALÓGICO
& )"
ABCDE N"
CONT. DE
o-3
Figura 8.80
Utilizamos aqui, exemplos nos quais necessitamos memó
rias ROM de baixa capacidade. Na realidade, podemos utilizar
memórias ROM de maior capacidade, sendo inclusive utilizadas co
mo conversores de programas, ou seja, para transformar uma lin
guagem de programação em outra.
8.6.3.5 Ampliação da Capacidade de uma ROM
Para certas aplicaçoês necessitamos de memórias de maior
capacidade do que as encontradas no mercado. Neste tópico, dare
mos uma idéia de como podemos ampliar a capacidade de uma ROM.Para iniciarmos essa análise, vamos elaborar um exemplo
simples que possibilita a compreensão do conceito de ampliação
da capacidade.
Vamos formar uma memória ROM l6x1l a partir de 2 blocos
de estrutura ROM 8x1.
Para essa conexão não bastam somente essas duas memórias,
precisaremos também de um bloco multiplex que, devidamente ende
reçado, irá indicar qual das memórias deve ser conectada à "saí
da. A figura mostra o tipo de ligação para essa ampliação: -
316
TV 7
| t
I t
| ROM t
t 8. i| B 1
! T j
l o 1
| HUX S| Ss
| TA 1
! 1
' ROM Sa |
i 8x1 |)
1
i BC
1
|
]
t
1
!
I
1
1 t
Ldadlco, — ROM 61? |!ABCODFigura 8.81Ao injetarmos um dos 16 possíveis endereços (ABCD), aparte menos significativa da palavra de endereço (BCD), irã fazer com que nas saídas S, e S, apareçam os bits fixados nestasmemórias, na localidade referente ao endereço. O bit mais significativo da palavra (A), irá fazer com que o multiplex selecione qual dessas saídas deve ser conectada à saída S. Assim sendo, podemos considerar esse circuito como uma ROM l6x1.Esse procedimento torna-se muito importante, quando necessitamos interligar memórias com a finalidade de formar um conjunto de:maior capacidade.Vejamos agora, como podemos formar uma ROM 1024x8, partindo-se de memórias ROM com capacidade de 4096 bits, organizadana forma 512x8.A figura mostra o esquema dessa conexão. Podemos notarque com A = O teremos nas saídas (So', S1, S2 ... S7), os valoresdas saídas da ROM) e com A = 1 teremos nessas saídas, os valoresda ROMs. Assim sendo, podemos relacionar os endereços com à localidade.ENDEREÇO LOCALIDADE000000000 o: 2 ROM;OL111111111 52111000000000 512: S ROM 21111111111 1023
317
sí
s2
Sa
ss
s7
ENTRADA DE ENDEREÇOS)
ABCDEFGHIS
Figura 8.82
8.6.4 Memórias PROM
Nas memórias ROM como foi visto nos ítens anteriores, os
dados armazenados são pré--fixados internamente pelo fabricante.
As memórias PROM, cujas iniciais representam o nome original do
inglês (Programable Read Only Memory), permitem um armazenamento
das informaçoês pelo próprio usuário, porém, feito de modo definitivo. Notamos que após essa programação, a memória PROM trans
forma-se em uma ROM, devendo portanto ser utilizada como esta.
O processo de programação, ou armazenamento de dados, em uma PROM
é feito de um modo bastante simples: aplicamos um nível de tensão conveniente na localidade onde queremos armazenar o dado.
Esse nível de tensao irá, simplesmente, destruír pequenas liga
ções semicondutoras existentes internamente na PROM, em cada (109
calidade, de maneira a armazenar o dado, Notamos que essa progra
mação é definitiva, não sendo possível nenhuma alteração.
8.6.5 Memórias EPROM
Com o avanço da tecnologia, foram criadas as memórias
EPROM (Erasable Programable Read Only Memory). Essas permitem a
318
programação de modo semelhante às PROM, com à vantagem de pode
rem ser apagadas normalmente, mediante banho de ultravioleta, efe
tuado através de uma pequena janela existente em seu encapsula
mento.
Como já foi dito, a programação desta, faz-se de modo
análogo à programação de uma PROM e como esta, após a programa
ção, torna-se uma ROM, que como vimos, é uma memória que não apre
senta volatilidade, ou seja, mesmo com a interrupção da alimenta
ção, continua com seus dados armazenados, pois trata-se de umcircuito combinacional.
As EPROM são largamente utilizadas em desenvolvimento de
programas, pois permitem o apagamento simultâneo das informa
ções, podendo assim serem utilizadas novamente tantas vezes quan
tas forem necessárias. Após desenvolvido o programa, este pode
ser gravado diretamente em memórias PROM.
8.6.6 Memórias EAROM e EEPROM
Da mesma forma que as EPROM, as memórias EAROM (Electri
cally Alterable Ready Only Memory) e EEPROM ou E?PROM (Electri
cally Erasable Programable Ready Only Memory) após a programação
atuam como memórias ROM. Diferenciam, na forma de apagamento,
das memórias EPROM, sendo apagáveis eletricamente e não por ba
nho de luz ultravioleta.
8.6.7 Exercícios Propostos
1 - Esquematize um circuito multiplex de 16 canais, utilizando:
a) uma matriz de encadeamento simples.
b) uma matriz de encadeamento duplo.
c) uma matriz de diodos.
2 - Utilizando 5 multiplex de 8 canais, esquematize umcircuito multiplex de 32 canais.
3 - Utilizando 6 multiplex de 8 canais, esquematize um
circuito somador/subtrator completo.
4 - Esquematize um circuito demultiplex de 16 canais, uti
lizando:
a) uma matriz de encadeamento simples.
b) uma matriz de encadeamento duplo.
Cc) uma matriz de diodos.
5 - Qual é à maior capacidade do circuito demultiplex,
que pode ser formado a partir de 4 demultiplex de 4 canais?
6 - Esquematize um circuito gerador/verificador de pari
dade para 3 bits.
7 - Determine o número de localidades, de varíaveis de
endereço e a capacidade das memórias a seguir especificadas.
RAM 512x8 RAM 512x4
RAM 4096x1 RAM 64Kx8
RAM 1024x1
RAM 256x4
319
8 - Explique com suas próprias palavras, o funcionamento *
de uma célula básica de escrita/leitura.
9 - Esquematize O circuito de uma ROM 4096x8 feita a partir de blocos ROM 4096x1.
10 - Esquematize o circuito de uma ROM 4096x8 feita a
partir de blocos ROM 1024x8.
320
CAPÍTULO 9
FAMÍLIAS DE CIRCUITOS LÓGICOS
9.1 Introdução
Até aqui, utilizamos os blocos lógicos sem nos preocupar
mos com suas estruturas internas. Dedicaremos este capítulo a
uma análise básica das diversas famílias de circuitos lógicos.
Entende-se por famílias de circuitos lógicos, os tipos
de estruturasinternas que nos permitem a confecção destes blo
cos em circuitos integrados. Cada família lógica utiliza deter
minados componentes em seus blocos e, de acordo com estes, a família possuirá determinadas características relacionadas ao seu
funcionamento.
Dentre as famílias de circuitos lógicos, destacam-se:
DTL (Diode-Transistor Logic).
DCTL (Direct-Coupled Transistor Logic).
RTL (Resistor - Transistor Logic).
RCTL (Resistor-Capacitor Transistor Logic).
HTL. (High - Threshold logic).
TTL (Transistor - Transistor Logic).
ECL (Emitter-Coupled Logic).
MOS (Metal Oxide Semiconductor Logic).
C MOS (Complementary MOS).
Estas famílias serão descritas mais adiante Primeiramen
te, vamos abordar alguns conceitos básicos para melhor compreensão das mesmas.
O primeiro conceito a ser abordado é relativo aos níveis
de tensão. No capítulo 2, definimos nível 1 e nível zero. Na realidade, esses níveis l ou zero, irão variar dentro de faixas. Onível zero não precisa ser necessariamente zero, mas, sim, umatensão pequena abaixo de um certo valor máximo. O nível 1, comofoi definido, representa uma tensão, mas não precisa ser necessariamente um valor e, sim, uma faixa acima de um valor mínimo
e abaixo de um valor máximo. Cada família possuirá uma faixa pa
ra nível zero e outra para nível 1.
PEA, LiveREGIÃO DE NÍVEL INDEFINIDOSEA
vaotFigura 9.1 321
Outro conceito importante a ser abordado é o tipo de 16
gica. Podemos operar em dois tipos, na chamada lógica positiva
ou na lógica negativa. Quando operamos na lógica positiva, o ní
vel 1 será uma faixa em torno de um valor positivo de tensão e Onível zero será uma faixa entre zero e um pequeno valor máximo
positivo.
Quando operamos na lógica negativa, o nível 1 será uma
faixa em torno de um valor negativo de tensão, e o nível zeroserá uma faixa entre zero e um pequeno valor máximo, porém negativo.
v v
&
REGIÃO DE NÍVEL iNDEFINIDOREGIÃO DE NÍVEL IN
em | mm ;LÁoe jTtLógica Positiva Lógica NegativaFigura 9.2Até agora, trabalhamos com os blocos sem nos preocuparmos com o número de conexões feito nas saídas. Na realidade, osblocos lógicos apresentam uma impedância de saida. Ao conectaroutros blocos lógicos a esta, iremos diminuir cada vez mais aimpedância de carga do bloco, e, por conseguinte, drenaremos umamaior corrente do circuito, alterando assim suas caracteristicas de limites de tensão de saída. Nas especificações dos blocoslógicos, normalmente, encontramos duas notações referentes à este problema: Fan-in e Fan-out.Fan-in de um bloco lógico é o número total de entradasdeste. Fan- out de um bloco lógico é o número que expressa quala quantidade máxima de blocos da mesma família que poderá serconectada à saída deste.9.1.1 Tempo de Comutação e Tempo de Atraso da PropagaçãoEntende-se por tempo de comutação como sendo o tempo queum bloco leva para passar do estado 1 para o estado zero ou vice-versa. Este também é conhecido como tempo de chaveamento.Entende-se por tempo de atraso como sendo o tempo que umbloco leva desde que foi injetada uma informação na entrada, atéque apareça à resposta na saída.tc tempo de comutaçãoFigura 9.3 (parte)322
VW
VIH max,
VIH mia.
FI nívei
ENTRADA
VIH max.
wo
VOH max.
VOH min.
NÍVEL
)oniveri
SAÍDA
VOL max.
ta > tempo de atraso
Figura 9.3
9.2 Lógica com Diodos
Podemos utilizar os diodos como chaves, e, devidamente
conectados, como blocos lógicos. Primeiramente, vamos estudar o
comportamento do diodo como sendo uma chave, em seguida estudare
mos os vários blocos lógicos elementares, formados com esses com
ponentes.
Sabemos que o diodo diretamente polarizado, conduz a corrente elétrica, comportando-se como um elemento de baixa resistência, e, reversamente polarizado, comporta-se como um elemento
de alta resistência.
Esquematicamente, temos:
diretamente polarizado —— es =—(chave fechada)reversamente—polarizado ———DP———<=> es (chave aberta)Figura 9,4Utilizaremos essas características dos diodos para esquematizarmos os blocos lógicos E e OU, nos dois tipos de lógica(positiva e negativa).9.2.1 Portas E
Sabemos que a porta E acompanha a seguinte tabela da ver
dade:
B
PHOO|w»
roro
rFrooojn
Tabela 9.1
323
Vejamos agora, dois circuitos de diodos: um que efetua
essa função em lógica positiva e outro em lógica negativa.
Porta E utilizando lógica positiva:
+Vec
ER
o sAA d%eat AD2Figura 9.5
Operando na lógica positiva, temos como nível 1 uma ten- 7 ã :sao de +Vcc e nível zero igual a OV. Vamos agora, analisar o com
portamento da porta E em todas as possibilidades:
Caso 0: A=B=OV
+Vec
Í,
Figura 9.6
Nesse caso, D;, e D,2 conduzem, logo a saída Vs será igual
a OV.
Caso 1: A= OV e B=+Vcc
+Vee
ER
E
A
Dê s——q Í JeHeck mmD2Figura 9.7
Nesse caso, D, estará cortado e D7 conduzindo, logo atensão Vs será igual a OV.
Caso 2: A= iWVcc e B=OV
O caso 2 será análogo ao caso 1, somente que as entra
das A e B estarão trocadas, logo a tensão Vs será igual a OV.
324
Caso 3: A=B= +Vcc
t+Vce
L,
o
+ Voc LAKEA———y
+WoeB e————D2
Figura 9.8
Nesse caso, Di e D; estarão cortados, logo Vs = +Vcc.
Levantando à tabela da verdade dos casos analisados, te
mos:
A B Ss
ov ov ov
oOv +tVce ov
+Vcc oOv oOv
+Vcc +Vcc +Vce
Tabela 9.2
Comparando as tabelas 9.1 e 9.2, notamos que esse circui
to se comporta como uma porta E.
Porta E utilizando lógica negativa
- Ve
R
DI
A AA—————,
A
vs
B NuAD2
Figura 9.9
Operando em lógica negativa, temos nível 1 igual a -Vcc
e nível zero igual a OV.
Vamos agora, analisar a porta E esquematizada no circui
to em todas as possibilidades:
Caso 0: A =B=OV
—Vec
R
Ss
E Ju
Cro Ao
D2
Figura 9.10
Nesse caso, D1 e D2 estarão conduzindo, logo Vs = OV.
325
Caso l1: A= OV e B= -Vce
VYce
R
DI êA sFDA VsB
D2
Figura 9.11
Nesse caso, D,; estará conduzindo e D>2 cortado, logo
Vs = OV.
Caso 2: A=-Vcc e B=OV
Nesse caso, o funcionamento será análogo ao caso 1, logo
Vs = OV.
Caso 3: A =B= -Vcc
" D1
— VCc
e—e——AoB—- Vcc e————DD——D2Figura 9.12Nesse caso, Di e D2> estarão cortados, logona saída vs =Fo. Levantando a tabela da verdade dos casos analisados, te.
mos:
A B Ss
oOv oOv ov
oOv -Vce oOv
-Vec ov oOv
-Vcc' -Vce -Vcc
Tabela 9.3
Comparando as tabelas 9.1 e 9.3, notamos que esse cireui
to funciona como uma porta E em lógica negativa.
9.2.2 Porta OU
Sabemos que a porta OU acompanha a seguinte tabela da
verdade:
mHE[EOO|y
rOrFSO|
YU
PrerHOÍMA
Tabela 9.4
326
Vejamos dois circuitos de diodos: um que efetua essa fun
ção em lógica positiva e outro em lógica negativa.
A porta OU utilizando a lógica positiva tem o mesmo circuito da porta E utilizando lógica negativa. Verificando o seu
funcionamento, podemos escrever a seguinte tabela da verdade:
S B Ss
oOv [A ov
oOVv +Vce +Vcc
+Vec ov +Vcc
+Vce +Vce +Vcec
Tabela 9.5
Comparando a tabela 9.5 com à tabela 9.4, notamos que
esse circuito em lógica positiva é uma porta OU.
A porta OU utilizando a lógica negativa tem o mesmo circuito da porta E que utiliza a lógica positiva. Verificando o
seu funcionamento, podemos escrever à seguinte tabela da verdade:
A B Ss
ov ov ov
oOv avec ves
-Vece ov -Vcce
—Vcc -Vcc -Vee
Tabela 9.6
Comparando a tabela 9.6 com a tabela 9.4, notamos que
esse circuito em lógica negativa, é uma porta OU.
Para as análises feitas aqui, das portas lógicas, utili
zamos circuitos com diodos, considerando estes como sendo ideais.
Se efetuarmos a análise utilizando diodos reais, devemos consi
derar o início de condução, que para o Silício é igual a DT.
Notamos que, neste caso, o nível zero será uma tensão em torno
de O,7V.
9.3 Transistor operando como Chave
De acordo com a tensão aplicada à base, um transistor po
de operar no corte ou na saturação. Estas duas situações serãoanálogas a chaves abertas e fechadas. O circuito da figura mos
tra a configuração básica de um transistor operando como uma cha
ve.
to
RC
s
A RB
vs
val
Figura 9,13
327
Notamos que o comando da chave será a tensão aplicada
ao ponto A.
9.3.1 Transistor operando como Chave Aberta
+Vece +Vec
aC RC
s E———.sRA
Vs VcE vs
LS
Fm
Vê = +Wvs = +Vee à E
Figura 9,14O transistor se comportará como chave aberta quando apli
carmos um potencial zero ou negativo ao ponto A. Nesse caso, ope
rarã no corte, pois estaremos , aplicando corrente zero na sua base.
9.3.2 Transistor operando como Chave Fechada
re E
ne RC
s p——s
RB NX
Vs AO) )vce) & / *=no
Figura 9.15
O transistor se comportará como chave fechada quando apli
carmos um potencial elevado positivo no ponto A. Nesse caso, operará na saturação e a tensão entre coletor e emissor cairá para
O0,3V, no máximo, resultando assim uma tensão Vs = O,3V que será
considerada nível zero.
Utilizaremos estas propriedades dos transistores para a
confecção de blocos lógicos básicos.
9.3.3 Transistor Funcionando como Inversor
Como foi estudado, no transistor operando como chave,
quando aplicarmos ao ponto A uma tensão OV, ou seja, nível zero,
teremos na saída S a tensão +Vcc, ou seja, nível 1. Quando apli
carmos ao ponto A uma tensão +Vcc, ou seja, nível 1, teremos nasaida S tensão igual a O,3V, ou seja, nível zero. Transpondo estas situações para uma tabela da verdade, temos:
328
La Ss A Ss
OV|+vcc << o 1Ve Ov 1 oTabela 9.7Podemos notar pelas tabelas da verdade, que esse circuito comporta-se como um inversor.9.4 Família DTLA família DTL (Diode - Transistor Logic), são circuitoslógicos formados à partir de diodos e transistores. Esta famíliaé uma extensão da lógica com diodos, permitindo formar além dosblocos E ou OU, os blocos NE e NOU. ]Vamos analisar neste tópico, o princípio do funcionamento de um circuito básico de uma porta NE da família DTL.Sabemos que uma porta NE deve executar a seguinte tabelada verdade:APrPLHOO POPOW OrmrHrH|tTabela 9.8O circuito básico da porta NE DTL é visto na figura:a e——+| Yo a sEncRB PSDIà —K—cH n vsos8 ——tK—— |[37Figura 9.16Se uma das entradas estiver em nível zero, ou seja, OV,o seu diodo correspondente estará conduzindo. Considerando estecomo sendo real no ponto X teremos um potencial de O,7V (Silício).Esse potencial será menor que o de início de condução referenteà malha formada pelo diodo D3 e pela junção base emissor do el,sistor Ti, que é aproximadamente 1,4V (0,7V + D3 + O0,7V+T1).isso, teremos D; cortado e consequentemente T, cortado, pois nãofluirá corrente pela sua 2,Pase, fazendo com que à tensão Vs sejaigual a +Vcc, ou seja, nível 1, para qualquer caso de A ou Bigual a zero. No caso em que A e B estiverem em nível 1, ou seja, +Vcc, Dy e D> estarão cortados, logo fluirá uma corrente por329
D3, entrando na base de Ty) levando-o à saturação, fazendo com= SS . >que à tensão Vs seja igual a O,3V, ou seja, nivel zero. Trans
pondo essas situaçoes para uma tabela da verdade, temos:
A B S
oOv ov +VCCc
OV +Vec||+Vcec+vcc OV +Vcct+Vcec +Vce||Oo,3vTabela 9.9Comparando a tabela 9.9 com a tabela 9.8, notamos queesse circuito se comporta como uma porta NE.Como sabemos, a partir de uma porta NE, podemos formartodos os outros blocos lógicos, portanto, com esse circuito visto, podemos formar todos os outros blocos lógicos desta família.9.4.1 Características principais da Família DTLPara avaliarmos uma família de circuitos lógicos qualquer, precisamos analisar as suas principais características normalmente encontradas nos manuais. Essas características avaliamo circuito quanto ao bloco lógico principal, Fan-out, a potênciadissipada, à imunidade a ruído e ao tempo de atraso.A família DTL tem as seguintes características:Seu bloco lógico principal, como vimos, éa porta NE,pois a partir dessa poderemos formar qualquer outro bloco lógico.Na família DTL, poderemos conectar à saída de um bloco,um número aproximado de 8 blocos lógicos, ou seja, teremos umFan-out igual a 8. ' :Os blocos lógicos da família DTL dissipam uma—potênciade ordem de 10mW.A imunidade ao ruído nos circutios DTL é da ordem de1,4V. Isso é facilmente compreendido, pois o início de conduçãodo transistor T, da porta básica, juntamente com o diodo D3, sefaz quando tivermos um potencial superior a 1,4V.Essa família apresenta um tempo de atraso da ordem de30ns. Esse tempo de atraso se deve ao tempo de comutação dos diodos e dos transistores internos aos blocos.9.5 Família DCTLA família DCTL (Direct - Coupled Transistor Logic) possui esse nome devido à configuração básica de seus circuitos,que utilizam transistores acoplados diretamente. É uma famíliaonde temos circuitos simples, de fácil compreensão e também.defácil construção em circuitos integrados. Pela sua própria característica de construção possuem uma tensão de alimentação baixa,em torno de 3V.Vejamos a seguir, os circuitos que, nessa família, podemser utilizados como blocos principais.330
Porta NE
TVE
R
s
a e———
A n s
B e——
vs
B n s
Figura 9.17
Quando tivermos. pelo .menos uma das entradas em nível ze
ro, ou seja OV, teremos pelo menos um dos transistores T; ou Ty;
cortados, fazendo com que a tensão de saída Vs seja igual a +Vcc,
ou seja, nível l. Quando tivermos ambas as entradas A e Bem ní
vel 1, ou seja +Vcc, teremos tanto T, como T, saturados, fazen
do com que tenhamos na saída um valor baixo de tensão, ou seja,nível zero. Transpondo essas situações para uma tabela da verda
de, temos:
À B Ss
ov Ov +Vec
OV +Vce +Vec
+Vcc oOv FUono
+Vcec +Vce nível baixo
de tensão
Tabela 9.10
Comparando a tabela 9.10 com a tabela de uma porta NE,
notamos que esse circuito se comporta de forma idêntica.
Porta NOU
Sabemos que uma porta NOU acompanha a seguinte tabela da
verdade:
rroo|» rOoro| cCoorin
Tabela 9.11
Vejamos a seguir, o circuito que representa uma configu
ração básica, na família DCTL, de uma porta NOU:
331
Wee
ADI)mn) em 1] Me ”
Como podemos notar, quando tivermos pelo merios uma das
entradas em nível 1, ou seja +Vcc, teremos os respectivos transistores saturados e, por conseguinte, na saída S teremos uma tensão de saturação igual a O,3V, ou seja, nível zero. Quando tiver
mos ambas as entradas em nível zero, teremos esses dois - transistores cortados e, consequentemente, na saída S, teremos a tensão
Vs = +Vcc, ou seja, nível l. Transpondo e essas situações para
uma tabela da verdade temos:
Figura 9.18
A B Ss
oOv ov *Vec
OVv +Vcc Ov
+VCC oOv oOv
+FVCC TVS Ov
Tabeia 9.12
Comparando as tabelas 9.11 e 9.12, notamos que o circui
to se comporta como uma porta NOU.
9.5.1 Caracteristicas Principais da Família DCTL
Possui como blocos lógicos principais as portas NE e NOU.
Na família DCTL, temos um Fan-out igual a 2, ou seja,
não podemos ligar mais de dois blocos na saida de um bloco. Es
ta é uma das grandes limitaçoês dessa família.
A potência de dissipação dos blocos dessa família é de
ordem de 10mW.
A imunidade de ruído dos circuitos dessa família é bai
xa, pois qualquer variação da tensão de entrada poderá fazer, fa
cilmente, com que um dos transistores saia da situação de corte
e entre tanto em situação de saturação como numa situação de ní
vel lógico não definido.
9.6 Família RTL
A família RTL (Resistor - Transistor Logic) utiliza so
mente transistores e resistores em seus circuitos. Trata-se de
uma das primeiras famílias transpostas para os circuitos integrados. Essa família é semelhante à família DCTL somente que seuscircuitos não possuem acoplamento direto dos transistores. Analo
gamente à família DCTL, possui circuitos simples e de fácil com
preensão. Analisaremos o principal bloco lógico referente a essa
332
família, que é um bloco NOU, sendo que a partir deste podemos
formar qualquer outro.
O circuito de uma porta NOU na família RTL é visto na
figura:
+Vce
Fr
* A
RB s
a n B
vs
RB
B T2
Figura 9.19
No circuito, se uma das entradas A ou B, ou ainda ambas
estiverem em nível 1 (+Vvcc), o respectivo transistor irá satu
rar, fazendo com que à saída S apresente um potencial de saturação O,3V que representa um nível zero. Se ambas as entradas esti
verem em nível zero (OV), teremos os dois transistores cortados
e, consequentemente, teremos a saída S igual a +Vcc, ou seja,nível 1. Transpondo essas situações para uma tabela da verdade,
temos:
A B Ss
ov oOv +Vecc
ov +VCcc ov
+Vce oOv ov
Voc fee oOv
Tabela 9.13
Notamos que esta tabelada verdade representa o comporta
mento de uma porta NOU e, consequentemente, esse circuito executa a função de uma porta NOU.
9.6.1 Características Principais da Familia RTL
Possui como principal bloco lógico a porta NOU.
Na família RTL, temos um Fan-out normalmente igual a 5.
Nessa família, temos uma potência dissipada por bloco da
ordem de 1O0mW.
Devido à introdução dos resistores de base, vamos ter
uma maior imunidade ao ruído que na família DCTL.
Essa família apresenta um tempo de atraso típico da Ox
dem de l2ns.
333
9.7 Família RCTL
A família RCTL (Resistor - Capacitor Transistor Logic)utiliza em seus circuitos: resistores, capacitores e transisto
res. É uma família derivada da RTL, apenas com à introdução de
capacitores para diminuir o tempo de atraso, ou seja, aumentar
a velocidade de comutação.
Vejamos a seguir, o circuito básico do bloco lógico prin
cipal dessa família que também é uma porta NOU:
+Vee
R
CB
1 Ss
A — 7RB A s
8
CB vsA
EB e T2RB
Figura 9.20
Este circuito apresentará funcionamento análogo à porta
NOU da família RTL, seguindo, portanto, a tabela da verdade 9.13.
A única diferença é que, nesse caso, com os capacitores, teremos
um menor tempo de atraso, pois quando aplicamos um degrau de ten
são em um capacitor, este se comporta, no instante inicial, como
sendo um curto-circuito. No circuito, fazem, ao comutarmos as
entradas, os transistores responderem mais rapidamente.
9.7.1 Característica de Família RCTL
Essa família possuí características análogas à família
RTL, somente com a diferença de possuir um tempo de atraso menor
devido à introdução dos capacitores.
9.8 Família HTL
A família HTL (High - Thresholád Logic) foi criada paraatender necessidades de circuitos, com uma alta imunidade ao ruí
do. Esses circuitos, geralmente, são empregados em equipamentosindustriais que trabalham em locais de grande ruído (comutação de
chaves, motores de indução, etc). Essa família possui circuitos
muito semelhantes à família DTL como veremos a seguir. O circui
to básico de seu bloco lógico principal, a porta NE, é visto na
figura:
334
NVco
A e——iB e——>RCZRBA AAA—HA = eDsFigura 9.21Devido à semelhança, o circuito tem um funcionamento análogo ao da família DTL com à única diferença de possuir D; comosendo um diodo zener, fazendo com que aumente o potencial necessário para que T1 inicie a condução.9.8.1 Características Principais da Família HTLComo na familia DTL, possui como broca lógico principala porta NE.Possui um Fan- out típico igual a 10.A família HTL é de todas as famílias de circuitos 1ógicos a que dissipa a maior potência. A potência dissipada por circuitos desta família é da ordem de 60mW.Devido à utilização de um diodo zener (D3), necessitar-se-á de um maior potencial nas entradas para que baja condução,isso fará com que aumente a imunidade ao ruído. Essa é uma dasfamílias de circuitos lógicos que possui à maior imunidade aoruído. De todas as famílias que utilizam os transistores comoChaves, a família HTL é a que possui o maior tempo de atraso.9.9 Família TTLA família TTL (Transistor - Transistor-Logic) é derivadada família DTL, somente que na TTL utilizamos os TransistoresMultiemissores, resultando uma série de vantagens, tais como:eliminação da rede de diodos e resistores de entrada, maior velocidade de comutação e ainda maior facilidade de construção emescala integrada, tornando-se menor o custo por unidade. Trata-se de uma família das mais difundidas e utilizadas hoje em dia,devido também ao seu fácil manuseio.A figura mostra o circuito básico do bloco lógico principal dessa família, que é a porta NE: teeRB RC SsxA T2 dsTiFigura 9.22 335
Esse circuito apresenta funcionamento semelhante à porta
NE da família DTL, somente que o conjunto de diodos de entrada ésubstituído pelo transistor multiemissor. Vejamos a seguir o fun
cionamento básico desse circuito.
Quando tivermos pelo menos uma das entradas em nível ze
ro, ou seja, OV, teremos à respectiva junção base-emissor do transistor multiemissor T,, conduzindo, levando este à saturação. Is
so fará com que o Ponto X apresente um baixo potencial, logo otransistor T, será cortado. Nesses casos temos na saída, uma
tensão Vs igual a +Vcc, ou seja, nível 1.
Quando tivermos ambas as entradas em nível 1, ou seja,
+Vcc, teremos o transistor multiemissor cortado, isso fará com
que a junção base-coletor deste fique diretamente polarizada,
fluindo por esta uma corrente que irá levar T7; à saturação. Nes
se caso teremos na saída, uma tensão Vs igual a O,3V, ou seja,nível zero. Transpondo estas situações para a tabela da verdade,
temos:
A B Ss
oOv oOv +Vcc
ov +Vcc +Vcc
Ver ov +Vecc
+Vcc +VCC O,3V
Tabela 9.14
Comparando a tabela 9.14 com a tabela da verdade de uma
porta NE, concluímos que esse circuito se comporta como esta.
Notamos que tanto aplicando nível 1 (+Vcc) como deixan
do o terminal de entrada em aberto, teremos a respectiva junçãobase emissor cortada. Se tivermos ambas as entradas em nível 1
(+Vcc) ou em aberto, teremos T, cortado e à junção base-coletordeste polarizada diretamente, portanto, nessa família, temos que
o terminal de entrada em aberto é equivalente à entrada com ní
vêl 1.
Para aumentarmos o número de entradas do bloco NE, basta
aumentarmos o número de emissores do transistor multiemíssor T1.
Os outros blocos dessa família, podem ser formados a partir deste. Essa família, como todas as outras, possibilita a com
patibilidade para a conexão de outros blocos tanto na entrada co
mo na saída, respeitando-se a característica de Fan-out.
A seguir, vamos analisar um circuito TTL mais completo,utilizando as ligações no estágio de saída denominadas Active
Pull-Up e Toten-Pole:
Figura 9.23
336
A presença de T; no coletor caracteriza O Active Pull-Up
e o diodo D, ligado no coletor de T,, formando um elevador de potencial, o Toten-Pole.
Quando tivermos uma pu ambas as entradas A e Bem nivel
zero, análogamente ao circuito básico, o transistor T2 irá cortar levando, por ausência de corrente de base, Tx; ao corte. o
transistor T;7 estará com tendência a conduzir, pois, por R2 fluirá uma corrente através de sua base. Nesse caso, aparecerá nasaída S um potencial igual a +Vcc (nível 1).
Quando ambas as entradas estiverem em aberto ou em nível
1, por Ry fluirá uma corrente que irá saturar T2 e consequente
mente T,. Devido à elevação do potencial de base por D1, o transistor T3 será cortado e ocasionará, na saida, um baixo potencial, equivalente a nível zero.
Transpondo essas situaçoes para uma tabela da verdade,
notaremos que o circuito funcionaràã como uma porta NE.
9.9.1 Especificaçoês da Familia TTL
Os circuitos dessa família seguem especificações abaixo:
1) Para fins comerciais (série 74).
2) Para fins militares (série 54).
Os valores lidos em manuais são valores dos diversos parâmetros para uma tensão de alimentação de 5V a 25ºC: As especi
. ficações comerciais (série 74) devem garantir esse funcionamento
com 5% de tolerância numa faixa de temperatura de 0º a 75º. As
especificações militares (série 54) garantem o funcionamento com
10% de tolerância numa faixa de temperatura de -55ºC a 125ºC.
Vamos agora, enumerar os principais parâmetros encontrados nos manuais em nomenclaturas originais:
Voc - Na família TTL, temos para todos os blocos uma ali
mentação de 5V. Para a série 54 temos Vcc minimo = 4,5V e VEeê
máximo = 5,5V que são valores dentro da especificação militar
de 10% de tolerância. Para a série 74, temos Vcc mínimo = 4,75V
e Vcc máximo = 5,25V que são valores dentro da especificação comercial de 5% de tolerância.
VIH - Tensão que garante nível 1 na entrada. Nessa fam,lia o VIH mínimo é de 2V, ou seja, para VIH menor do que 2Vbloco pode não interpretar o valor de tensão de entrada como n
vel 1.
lex
O
Px.
VIL - Tensão que garante nível O na entrada. Nessa família
o VIL máximo é da ordem de O,BV.
VOH - Nível 1 de tensão de saída. O valor VOH mínimo=éde 2,4V, ou seja, quando um bloco apresentar nível 1 de saída,a tensao de saida mínima será de 2,4V. Podemos notar que este valoré compatível com VIH mínimo.VOL - Nivel O de tensão de saida. O valor VOL máximo é daordem de O,5V, ou seja, quando um bloco apresenta nível zero desaída, a tensão de saída máxima será de O,5V. Podemos notar queesse valor é compativel com VIL máximo.IOH - Corrente de nível 1 de saída. Esse valor mostra amáxima corrente que podemos drenar de um bloco, quando este tema saída em nível 1 de tensão.
337
9.9.2 Coletor Aberto
A família TTL possui blocos lógicos com construção em
coletor aberto (open collector). Os circuitos desses blocos são
semelhantes aos blocos convencionais, com a única diferença de
não terem o resistor de coletor ligado ao +Vcc. Este deve ser 1i
gado externamente quando da utilização do bloco. Essa configura
ção permite o controle externo da corrente de coletor, proporcio
nando inclusive o aumento do Fan-out. Além disso, permite a 1i
gação conjunta de várias saídas através de um único resistor de
coletor, formando uma ligação denominada E por fio, pois, executa a função de uma porta E. O circuito TTL com coletor aberto évisto na figura:
[D—:
Figura 9.24
9.9.3 Função Enable
O terminal enable de um bloco TTL quando estiver em ní
vel 1, inibirá a saída, ou seja, fará esta permanecer em zero.
Quando estiver em zero, fará com que o bloco execute sua função.
Numa porta E, o terminal enable será apenas uma entrada
a mais, porém com terminal de acesso invertido como visto na fi
gura:
Ae———
E ——————
Figura 9,25
A expressão desse circuito é S = ABE e a sua tabela da
verdade é vista a seguir:
E A B Ss
o o o o
o o 1 o função Eo 1 [o o
o 1 1 1
& o o o
1 o 1 o + ini:
7 1 õ o saida inibida
1 1 + o
Tabela 9,15
338 P
A função enable em outro bloco lógico qualquer, pode serentendida como se tivéssemos ligado a saída deste a um terminal
de entrada de uma porta E, e ao outro terminal de entrada desta
porta, o terminal E (enable). Na saída dessa porta, teremos umbloco com função enable. Vejamos o exemplo de uma porta OU comentrada enable, através de sua tabela da verdade:
= => [6]
função OU
saída inibida
PrEPEPHFOOOO rEPErEHOOFFOO rFrPOFPOFOrFO|
W
OOOOoOoFHrEFPO
Tabela 9.16
A porta OU com à função enable é vista na figura:
=' x
L EA
:
&
B
S s
1 o
ção
' 7
AREA AAAia5Edp-1 2m=é PeVe ==Figura 9.269.9.4 Saída Tri-stateExistem blocos que apresentam 3 estados de saida (triostate): estado O, estado leo terceiro será um nível de alta impedância.O conceito de três estados pode ser entendido como umachave ligada em série com a saída, quando permanece ligada, ocircuito apresenta na saída a função, quando desligada, implica-rá à saída assumir uma alta impedância. A figura ilustra esseconceito:Tora VEChave fechada: o circuito apre Chave aberta: a saída apresenta em S a sua função. senta uma alta impedância.Figura 9,27 339
Para ativar O tri-state, cada bloco lógico possue um terminal que, conforme o nível lógico assumido, faz a saída perma
necer ou não em alta impedância. A figura mostra um circuito típico TTL (NE) com saída Tri-state.
+VYce
Figura 9.28
Se aplicarmos nível zero na entrada E, Ts será cortado
e o circuito funcionará normalmente como uma porta NE. Se apli
carmos nível 1, o transistor T;, será saturado e o potencial no
ponto X cairá para um valor baixo, levando T; e Ty para a situação de corte. O terminal de saída S, nesse caso, será praticamente desligado do circuito e ocasionará o estado de alta impedân
cia.
Na prática, as aplicações das saídas Tri-state são mui
tas, principalmente em sistemas com microprocessadores, onde vãrios circuitos integrados utilizam o mesmo conjunto de fios de
forma compartilhada, formando o que se denomina barra de dados
(Data Bus).
—p?-9-5 Características Principais da Família TTL
Bloco lógico básico: porta NE
Fan-out igual a 10
O consumo dessa família é da ordem de l10mW por porta naversão mais comum.
A imunidade ao ruído é relativamente boa, em torno de
0,4V.
O tempo de atraso de propagação é da ordem de lOns naversão mais comum.
9.9.6 Versões dos Circuitos TTL
— Além dos blocos comuns (Standard), a família TTL possuioutras versões de circuitos com à finalidade de atender a solici
tações de ordem prática, nos parâmetros relativos à velocidade
e consumo de potência.
A seguir, mostramos um quadro comparativo com essas versões e respectivas identificações:
340
Versão Identificação|Tempo de atraso|Consumo de Observaçõesda série de propagação potênciapor porta por portaStandard 54/74 10ns 10mWw comumLow power 54L/74L 33ns Imw baixíssimoconsumoHigh speed 54H/74H 6ns 22mw alta velocidadeSchottky 548/748 3ns 20mw altíssimavelocidadeLow power S41LS/74LS l0ns 2mW baixíssimoSchottky consumoTabela 9.17A versão Schottky utiliza em seus circuitos o diodoSchottky, elemento no qual a dopagem é feita com metal, que devidamente colocado entre base e coletor de um transistor, forma umconjunto denominado Transistor Schottky. Esse elemento, quandoutilizado para chaveamento, não atinge à saturação totalmentedevido à ligação, apresentando um tempo de comutação extremamentebaixo e consequentemente uma altíssima velocidade de trabalho.9.10 Família ECLA família ECL (Emitter - Coupled Logic) utiliza nos circuitos, o acoplamento pelo emissor dos transistores. Esse fatofaz com que os transistores não trabalhem na região de saturaçãoe traz como consequência, um menor tempo de resposta.Dentre as famílias lógicas, essa é uma das que permitea maior velocidade de comutação.Essa família apresenta dois blocos lógicos principais, aporta NOU e a porta OU que serão obtidas a partir do mesmo carcuito, em duas saídas.O circuito básico dos blocos principais é visto na figura: +VceÉ no) s1JuAdFigura 9.29Este circuito tem seu funcionamento baseado em um amplificador diferencial. Sabendo disso, podemos dizer que quando am341
bas as entradas estiverem em nível zero, os transistores T, e T,estarão no limiar da região de corte, portanto Ex será pequeno
e por isso o potencial de S, será alto. Sendo 1, um valor baixo,
I; será um valor alto de modo a manter a corrente IE e com isso
o transistor T3 estará no limiar da saturação, impondo assim o
potencial de S, baixo. Quando pelo menos uma das entradas esti
ver com potencial alto (nível 1), o seu respectivo transistorestará no limiar da saturação, com isso, I1 será elevada, logo
o potencial de S> será baixo. Sendo 1] elevado, I2 deverá ser pe
quena de modo a manter a corrente IE, com isso o transistor I3estará no limiar do corte, impondo assim um potencial em S, alto. Transpondo estas situações para uma tabela da verdade, te
mos:
a B| ss,
o 0 oil
o 1 1/0
1 0 1 [O
1 1 1 /0O0
Tabela 9.18
Podemos notar pela tabela que a saída S, será o comple
mento da saída S,, e mais, S$, segue à tabela de uma porta OU e,
portanto, S; segue a tabela de uma porta NOU.
Como sabemos, a partir de um bloco NOU podemos formar
qualquer outro bloco lógico.
9.10.1 Caracteristicas da Família ECL
Os blocos lógicos principais são a porta OU e à porta
NOU.
Uma das vantagens do ECL é que possui um Fan-out igual25.
A potência dissipada pelos blocos dessa família é da or
dem de 50mW. Isso se dá pelo fato de não trabalharmos na região
de corte ou saturação e sim, na região ativa.
Apresenta uma boa imunidade ao ruído.
Como já foi dito, a grande vantagem da família ECL é de
possuir um tempo de atraso muito baixo, da ordem de 3ns.
9.11 Família MOS
A família MOS logic (Metal Oxide Semiconductor Logic) sãocircuitos formados a partir de MOSFETS, que são transistores deefeito de campo, construídos a partir da tecnologia MOS.
Apresentam como característica uma maior facilidade de
construção em escala integrada, de forma a conseguirmos um gran
de número de componentes dentro de um mesmo encapsulamento. Gra
ças à essa característica, encontra sua grande aplicação em circuitos de memórias de grande capacidade e microprocessadores,
Vejamos a seguir, o circuito básico do bloco lógico prin
cipal dessa família que é a porta NE. '
342
Figura 9.30
Quando pelo menos uma das entradas estiver com OV, ou se
ja, nível zero, teremos o respectivo MOSFET cortado, impondoassimuma tensão de saída igual a -VDD.
Quando ambas as entradas estiverem em -VDD (nível 1, 16
gica negativa) teremos tanto My como M2 conduzindo, logo o potencial da saída será igual a zero.
Notamos que à impedância de entrada desse circuito é ele
vada, pois a entrada é feita através dos gates dos MOSFET. Trans
pondo esses valores para uma tabela da verdade, temos:
A B Ss
oOv ov —-VDD
oOv -VDD -VDD
-VDD oOv -VDD
-VDD -VDD oOv
Tabela 9.19
Comparando a tabela 9.19 com a tabeia da verdade de uma
porta NE, notamos que esse circuito se comporta como uma porta
NE, trabalhando em lógica negativa.
9.11.1 Características Principais da Família MOS
O bloco principal dessa família é a porta NE.
Fan-out igual a 20.
Os blocos dessa família dissipam potências extremamentebaixas, levando-se em consideração o grande número de componen
tes dentro de um mesmo encapsulamento.
Esses circuitos apresentam uma alta imunidade ao ruído.
A grande desvantagem déssa família é o elevado tempo de
atraso, que é da ordem de 300ns, que como podemos notar é o maior
entre todas as famílias vistas.
9.12 Família CMOS
A última família abordada aqui é a família CMOS (Comple
mentary MOS). Essa é à mais recente das famílias de circuítos 16
gicos. Tem seus circuitos construídos basicamente de pares de
343
Ne
MOS canal N e MOS canal P. Suas configurações básicas permitem,
como na família MOS, uma larga escala de integração, com os blo
cos formados a partir desta técnica, consumindo a mais baixa
potência de todas as famílias, sendo esta uma de suas importan
tes características. Outra importante característica é o seu
grande Fan-out, por se tratar de círcuitos de alta impedância deentrada.
Quanto à alimentação, essa família permite uma larga fai
xa que garante um bom funcionamento desde 3V até 15V (série 4000)
ou de 3 a 18V (série 4000B).
Vejamos agora, o funcionamento dos blocos lógicos principais dessa família que são as portas NOU e as portas NE.
Vamos analisar, primeiramente, o circuito básico de uma
porta NOU da família C MOS, que é visto na figura:
+VDD
o) D— SsE M1 8
o
&
SG
Ss
M2
B se.
re
FooMa| [poma sel FE Ers Pr
Figura 9,31
Quando ambas as entradas estiverem em zero, os MOS canal
P Mi e My; estarão conduzindo e os MOS canal N, M;ge My, estarão cortados, isso fará com que a tensão de saída assuma valor
igual a +VDD. Quando pelo menos uma das entradas estiverem em
+VDD (nível 1), teremos o MOS canal N, M3 ou My, respectivo con
duzindo, fazendo com que na saída tenhamos uma tensão igual a zero. Transpondo essas situações para uma tabela da verdade, te
mos:
A B Ss
oOv ov +VDD
oOv +VDD ov
+VDD ov ov
+VDD +VDD oOv
Tabeia 9.20
Comparando a tabela 9.20 com a tabela de uma porta NOU,
notamos que esse circuito se comportará como esta.
Vamos analisar agora, o funcionamento da porta NE. O seucircuito básico é visto na figura:
344
+VDD
S EPA psã mo
Mi e joDST sEpes M3
A srs
Vs
P
!
ma
B e EsPoFigura 9.32 ..
Quando pelo menos uma das entradas estiver em zero, o
respectivo MOS canal N, M;3; ou My, estará cortado e o respectivo
MOS canal P, M;) ou M72, estará conduzindo, logo teremos na saída
uma tensão igual a +VDD (nível 1). Quando ambas as entradas estiverem em +VDD, tanto M3 como My estarão conduzindo e também M]
e M, estarão cortados, logo teremos na saída uma tensão igual à
zero. Transpondo essas situaçoés para uma tabela da verdade, te
mos:
A B Ss
oOv Ov +VDD
oOv +VDD|+VDD+VDD oOv +VDD+VDD +VDD OvTabela 9.21Comparando-se a tabela 9.21 com à tabela da verdade deuma porta NE, veremos que esse circuito se comporta como esta.Como sabemos, tanto a partir de portas NOU como a partirde portas NE, podemos esquematizar qualquer outro bloco.9.12.1 Características Principais da Família CMOSBlocos lógicos principais portas NOU e NE.Fan-out maior que 50.Potência dissipada por bloco da ordem de 10nW.Essa família possui uma alta imunidade ao ruído (45% Vcc),A grande desvantagem dessa família é o seu tempo de atraso que é da ordem de 60ns, sendo muito maior que as famílias queutilizam como componentes o transistor, excetuando-se a famíliaHTL. Essa família possui também problemas com o manuseio doscircuitos integrados que, devido à eletricidade de estática, degrada as junções.Para contornar o problema, no mercado existe uma série dedispositivos antiestáticos, possibilitando um manuseio mais segu345
ro e uma proteção maior ao circuito. Como já foi dito, as familias de circuitos lógicos possuem circuitos compatíveis entre
Si, porém em alguns casos necessitamos conectar blocos de umafamília com outros de uma outra família. Nesses casos, para atender tanto às especificaçoês de saída de uma família como às especificações de entrada de uma outra, necessitamos utilizar circuitos chamados circuitos de interface. Os circuitos de interfaces
mais utilizados são os que permitem as conexões das famílias
C MOS e TTL, fazendo com que, através desses circuitos, essasfamílias fiquem compatíveis entre si.
9.13.Circuitos Integrados Comerciais
Veremos neste tópico, alguns exemplos de circuitos inte
grados comerciais, descrevendo suas pinagens.
Porta NE: DM 5400
DM 7400
Vcc B4 AM Y4 B3 AJ VB
la ba be bh ho l |
[ 2 [s 4 P fs 7
A BI Yi AZ B2 Y2 TERRA
Figura 9.33
Porta NOU: DM 5402
DM 7402
Vcc Y4 B4 A4 V3 BA AD
ha la lo fr bo la |
hp 2 3 7a F 6 F
YO At Bi Y2 A2 B2 TERRA
Figura 9.34
Inversores: DM 5404 Voc A6 Y6 A5 YS5 A4 Ya
pM 7404 lu ls fe fu ho b |
pr eg uh EEAl VI A2 Y2 A3 Y3 TERRA
Figura 9.35
346
DM 5408
DM 7408
Porta E:
Figura 9.36
DM 5432
7432
Porta OU:
Figura 9.37
Porta OU Exclusivo:
Figura 9.38
Wc BI AM Y4 B3 AG vo
ha fa he lu fo la |
F PR E 4 P 8 F
At BI vyi A2 B2 Y2 TERRA
“Vcc B4 AS YA B3 AJ YO
lua o fia x be bl |
eD Rr PB 4 ls 8 f
“Al BI vt AD B2 Y27TERRA
DM 5486
7486
Wc Bá A4 Y4 B3 AX va
ha bz bo lh ho loEX
Es
p 2 E a F f Pr
Yi A2 B2 Y2 TERRA
347
Decodificador Decimal: DM 5442
DM 7442
ENTRADAS SAÍDASLIDAwe BB ec DE EP
16 ns 4 13 pe Mm ho la
2 o
O 1 2 3 4 5 6 TERRAVeVSFigura 9.39 SAÍDASDecodificador para 7 Segmentos: DM 5446 ADM 7446 ÀSAIDASec A 8 CC DO Eles hs ia ha hm ho bheNs."B C TESTE RB D À, TERRA——— BIÍRROENTRADA ENTRADAFigura 9.40Flip-flop JK: DM 54H106DM 74H3106K1 Ol QI TERRA k2 O2we hds ba e fo o J2agl
bs
bb)
L|— LD E,7 2 3 4 Ss 6 7 BCLK1' PRA CLRI JT Wc CIK2 PR2 CLR2Figura 9.41348
Registrador de Deslocamento: DM 54165
DM 74165
ENTRADA PARALELA
ENABLEA ENT.Vce D Cc 8 A SERE SAIDAlie ss la ba flo li ho lo
à
1 2 3 4 5 6 7 8
ENTDE CK E F G H SAÍDA TERRADESLOCAMENTO ENTRADA PARALELA
Figura 9.42
Registrador de Deslocamento: DM 54166
DM 74166
ENTRADA ENT. PARALELA
PARALELA AAWc si. H SAIDA G Ff E CLEAR
le ps na ss 2 hm fo le
FP 2 3 4 5 6 7 8
ENT. A B C OD CK TERRA
SÉRIE ———— ENABLE
ENTRADA PARALELAFigura 9.43
Contador: DM 5490 A
DM 7490 A
ENT.
A NC Os Op TERRA Og Qc
14 bo je 1 fo lo e
Le nm
É rob [|
BB ET E 6B ROM) RO(IZINC Wc RM) R9l2)
ENT.
Figura 9.44
349
Contador: DM 5493A
DM 7493A ENÉ NC Os OpTERRA Og OC
4 a bo nm ho a k
346
B1 js | Ns EF FENT. ROM ADI NC Voc NC NC
Figura 9.45
DM 54153 SELEÇÃO
DM 74153 ENTRADAS é
ENABLE|A SAÍDAVec G2 2C3 202 2Cl 20 v21 e3GENABLES 1C3 102 101 ICO vl MASSASEL.e SAÍDAENTRADASFigura 9.46Demultiplex: DM 54155 ENABLE ENT. SAÍDAG2 SELDM: 11155 veco eso GG A Da N2 MNhs 15 ” lia ke o lo od 2 E là F 6 E EB1 ENT. 1Y3 1Y2 Vl 1YO TERRADADO Gf SEL.ENABLE SAIDAFigura 9.47350
Memória RAM 16x4 Tri-state: DM 7599
DM 8599
Vce Al A2 AB D4 Sá D3 S3
16 ns nha 13 ho | O 8
Q
v v
1 2 3 4 5 65 7 8
- TERRAFigura 9.48 A7 ME WE DI SI D2 S2
Memória ROM 512x8: DM 7796
DM 8796
2 ENABLES
SAÍDAS
SELEÇÃO IMAWçAB NC EI E2 E3 E4 DB D7 D6 D5 Da[24 |23 22 21 j20 (19 18 7 16 Ss ha ha
|
[ir BR 6 er jejbeço "TP
AT A6 A5 A4 AB A2 Al AO Dt D2 DA3GNDacaoSELEÇÃO SAIDA
Figura 9.49
Neste capítulo, não nos aprofundamos no estudo das diver
sas familias,e, sim, procuramos dar uma noção geral do funcio
namento básico dos seus blocos lógicos principais e também das
principais características de cada uma, permitindo assim uma
comparação entre as mesmas. Cremos quecom esses elementos vis
tos aqui, possa-se fazer uma boa interpretação e uso dos manuaiscomerciais.
351