Relatório 6 - Lab.CD_JG

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UNIVERSIDADE FEDERAL DO PIAUÍ
CENTRO DE TECNOLOGIA
CURSO DE ENGENHARIA ELÉTRICA
JOSÉ GABRIEL DA SILVA FERREIRA 
LABORATÓRIO DE CIRCUITOS DIGITAIS 
RELATÓRIO DA PRÁTICA Vl - CÉLULAS DE MEMÓRIA
TERESINA - PI
JULHO / 2024
Prática 6: CÉLULAS DE MEMÓRIA:	
Nome do autor: José Gabriel da Silva Ferreira 
Afiliação do autor: Engenharia Elétrica-UFPI
E-mail: jose.gabriel@ufpi.edu.br 
Resumo: A prática a seguir envolve a implementação de circuitos sequenciais, utilizando as seguintes células de memória: Flip-Flops e Latchs.
Palavras-chave: circuitos sequenciais, células de memória, Flip-Flops, Latchs.
Abstract: The following practice involves implementing sequential circuits, using the following memory cells: Flip-Flops and Latchs
Key Words: sequential circuits, memory cells, Flip-Flops, Latchs.
I. OBJETIVO
O objetivo é entender e colocar em prática os conceitos de latch e flip-flop, que são elementos fundamentais na construção de circuitos digitais mais complexos, como registradores e memórias.
II. MATERIAL UTILIZADO.
· Um CI 74LS00N
· Um CI 74LS74N
· Um CI 74LS112N
· Jumpers para fazer ligações e Kit de eletrônica Digital XD101
III. RESUMO
Os circuitos lógicos combinacionais são dispositivos que têm a capacidade de armazenamento, ou seja, têm memória. Portanto, as saídas desses circuitos dependem tanto do estado atual quanto do estado anterior das entradas. Em geral, os Flip-Flops são os principais componentes utilizados quando falamos de circuitos com memória.
Tipicamente, podemos representar o como um bloco com duas saídas: Q e Q’, entradas com variáveis e uma variável de controle chamada CLOCK. Após o acionamento da variável de controle, o Flip-Flop permanecerá no estado inicial até a chegada de um novo pulso do clock, alterando seu estado conforme as variáveis de entrada.
Na prática a seguir, serão implementados o Latch SR, Latch D, Flip-Flop JK e o Divisor de frequência. O Latch SR é o mais básico de todos. Sua montagem será feita a partir de portas NAND e inversores. Com a construção do circuito lógico, podemos observar que os laços de realimentação cruzada fazem com que as saídas sejam injetadas juntamente com as variáveis de entrada, de modo que os estados de saída dependem de ambas as entradas.
Com a finalidade de eliminar o estado indeterminado do Latch SR e do Latch D, foi criado o Flip-Flop JK, que tem o objetivo de solucionar o estado indeterminado acionando todas as possíveis saídas do circuito. O Flip-Flop JK possui duas entradas: J e K. Sua diferença é que, na condição em que J = K = 1, não gera uma saída ambígua. Para isso, o circuito sempre muda para o estado lógico oposto no instante da borda de subida do sinal do clock, gerando a saída de TOGGLE(alternar). Dessa forma, se ambas as entradas J e K forem 1, o Flip-Flop mudará de estado lógico a cada borda de subida do sinal
 IV. Montagens
Primeira montagem: LATCH SR:
a) Descrição do Funcionamento: Essa montagem, tem o objetivo de verificar o funcionamento de um latch SR, construído a partir de portas NAND. Onde,as mesmas são conectadas de forma cruzada, onde uma das saídas de uma porta é conectada a uma das entradas da outra porta. Em sua aplicação são usadas as entradas: SET(S) e RESET, e as saídas: Q e Q’(Q’-indicando inversão). 
No Latch RS, o SET é usado para definir a saída Q para o estado 1 (ativo). Quando a entrada do SET é o contrário (0) e a entrada do RESET é 1, a saída de Q é l e a saída de Q’ é 0. Já, o RESET é usado para definir a saída Q com o estado 0, quando a entrada R é 0 e a entrada S é 1, o latch é “resetado”, a saída Q é forçada a 0 e a saída Q’ é forçada a 1.
b) Diagrama de Tempo:
 
Fig. 1: Diagrama Tempo da Primeira Montagem.
c) Diagrama Lógico:
 
 Fig. 2: Diagrama lógico da Primeira montagem.
d) Tabela verdade:
RESET	SET	Q	Q’
0	0	1	1
0	1	0	1
1	0	1	0
1	1	XX	!!
Tabela 1 - Tabela verdade da Primeira montagem. 
Obs: Na última linha vai depender de como foi usado os interruptores, mudando os valores entre
“0” e “1”
e) Diagrama Elétrico: 
Fig. 3: Diagrama Elétrico da Primeira montagem.
 f) Verificação de funcionamento:
RESET	SET	Q	Q’
0	0	1	1
0	1	9	1
1	0	1	0
1	1	XX	!!
Tabela 2 - Tabela de verificação do funcionamento da Primeira montagem. 
Segunda montagem: LATCH D:
 
a) Descrição do funcionamento: Nesta montagem, o objetivo principal é verificar o funcionamento de um Latch D. Projetado para evitar o estado indeterminado que pode ocorrer no Latch SR, ele utiliza um detector de bordas para garantir que a saída responda apenas quando a entrada “Data”(D) passar pela transição ativa do CLOCK. Sua montagem inclui as entradas: ”D” (Data), “Enable” (E) e CLOCK, e as saídas: “Q” e “Q’”. A entrada “Data” (D) é usada para armazenar dados, enquanto a entrada “E”(Enable) controla quando o dado na entrada D é armazenado.
Em seu funcionamento, quando “E” (Enable) está em 1, o valor presente na entrada “D” (Data) é transferido para a saída. Quando “E” (Enable) está em 0, o latch mantém o valor anterior de *Q”, independentemente das mudanças na entrada D. Ou seja, o valor é armazenado até que E seja novamente 1. As entradas assíncronas são conhecidas como” PRESET” e “CLEAR”.
b) Diagrama de Tempo:
Fig. 4: Diagrama Tempo da Segunda Montagem.
c) Diagrama Lógico:
Fig. 5: Diagrama lógico da Segunda montagem.
d) Tabela verdade:
D	PRESENT	CLEAR	Q	Q’
X	0	0	X	X
X	0	1	1	0
X	1	0	0	1
0	1	0	0	1
1	1	1	1	0
Tabela 3 - Tabela verdade da Segunda montagem.
e) Diagrama Elétrico:
Fig. 6: Diagrama Elétrico da Segunda montagem.
f) Verificação de funcionamento:
D	PRESENT	CLEAR	Q	Q’
X	0	0	X	X
X	0	1	1	0
X	1	0	0	1
0	1	0	0	1
1	1	1	1	0
Tabela 4 - Tabela de verificação do funcionamento da Segunda montagem. 
Terceira montagem: FLIP‐FLOP JK:
a) Descrição do funcionamento: Nessa montagem tem o objetivo de mostrar o funcionamento de um flip-flop JK, um dos mais importantes e mais utilizados, que resolve a condição indeterminada que ocorre quando ambas as entradas S e R são 1. A montagem vai incluir as entradas: J, K e CLOCK, e as saídas: Q e Q’. A operação é determinada pela combinação das entradas J e K e pelo estado anterior de Q, utilizando o CI 74LS112N.
b) Diagrama de Tempo:
Fig. 7: Diagrama Tempo da Terceira Montagem,com as entradas assíncronas desabilitadas.
Fig. 8: Diagrama Tempo da Terceira Montagem com todas as entradas habilitadas.
c) Diagrama Lógico:
Fig. 9: Diagrama Lógico da Terceira montagem.
d) Tabela verdade:
J	K	PRESENT	CLEAR	Q	Q’
X	0	0	0	X	X
X	0	0	1	1	0
X	1	0	0	0	1
X	1	1	1	Q	1
0	1	1	1	Q	1
0	1	1	1	0	1
1	0	1	1	1	0
1	1	1	1	TOGGLE	TOGGLE
Tabela 5 - Tabela verdade da Terceira montagem
e) Diagrama Elétrico:
Fig. 10: Diagrama Elétrico da Terceira montagem.
f) Verificação de funcionamento: 
J	K	PRESENT	CLEAR	Q	Q’
X	0	0	0	X	X
X	0	0	1	1	0
X	1	0	0	0	1
X	1	1	1	Q	1
0	1	1	1	Q	1
0	1	1	1	0	1
1	0	1	1	1	0
1	1	1	1	TOGGLE	TOGGLE
Tabela 6 - Tabela de verificação do funcionamento da Terceira montagem.
Quarta montagem: DIVISOR DE FREQUÊNCIA:
a) Descrição do Funcionamento: É um circuito utilizado para diminuir a frequência do sinal do CLOCK. Assim, ele irá produzir um sinal de saída com a frequência de uma fração de frequência da entrada. Com isso,a frequência de saída no N-ésimo Flip-Flop é igual a ½ da frequência de entrada.
b) Diagrama de Tempo:
Fig. 11: Diagrama Tempo da Quarta Montagem.
c) Diagrama Lógico:
Fig. 12: Diagrama lógico da Quarta Montagem.
d) Tabela verdade:
QA	QB	SAÍDA 
0	0	0
0	1	1
1	0	2
1	1	3
Tabela 7 - Tabela de verdade da Quarta montagem.
e) Diagrama Elétrico:
Fig. 13: Diagrama Elétrico da Quarta montagem.
f) Verificação de funcionamento:
QA	QB	SAÍDA 
0	0	0
0	1	1
1	0	2
1	1	3
Tabela 8 - Tabela de verificação do funcionamento da Quarta montagem. 
V. Conclusões:
Nesta prática, vamos aprender,conhecer e compreender o funcionamento de circuitos sequenciais e células de memória. Com isso, a implementação dos Flip-Flops, com as suas tabelas verdade e os diagramas de tempo é crucial para o aprendizadoe conhecimento desses conceitos fundamentais.
VI. Questões:
1-Descrever o funcionamento do Lacth D implementado no CI 74LS74:
O seu funcionamento vai usar um circuito detector de borda. Com isso, a entrada “D” será ativada sempre que ocorrer a transição ativa do clock, gerando sua saída.
2-Explique o funcionamento de um flip‐flop mestre‐escravo JK:
Foi criado com o objetivo de resolver o problema do flip-flop JK. Quando o clock é igual a 1, o circuito funciona como um circuito combinacional, permitindo a passagem das entradas J e K e da alimentação. Com essa condição apresentada, se ocorrer uma mudança nas entradas J e K, o circuito gera uma nova saída. Para resolver esse problema, o circuito foi implementado da seguinte forma: quando o clock é igual a 1, as entradas J e K passam, mas as saídas Q1 e Q1’ não, porque enquanto o clock do circuito mestre é 1, no circuito escravo é 0, assim, bloqueando as entradas. Com isso , quando o clock muda para 0, as saídas Q e Q1’ ficam bloqueadas no último estado, enquanto R e S são desbloqueadas, mudando o estado do circuito escravo e, consequentemente, mudando as saídas Q e Q’. Por fim, o circuito reconhece as entradas J e K no instante em que o clock passa para 0.
3-Como obter um flip‐flop tipo D a partir do flip‐flop RS?
Tem que conectar as entradas J e K a uma porta inversora NOT. Assim, quando J está em nível lógico alto, Q também fica alto. Quando J está em nível lógico baixo, Q fica baixo.
4-Qual a diferença na operação do flip‐flop JK e do flip‐flop RS?
A principal diferença do Flip-Flop JK é o seu loop de realimentação, que permite alternar entre estados. Quando J = 1 e K = 1, a saída do flip-flop muda rapidamente, superando o comportamento dos outros tipos de Flip-Flops. Dessa forma, o JK evita o estado indefinido que acontece no Flip-Flop RS.
REFERÊNCIAS:
1. Manual de utilização e manutenção EXSTO - XD101. 
2. Guia de experimentos - Lab. Circuitos Lógicos - UFCG. 
3. TOCCI, Ronald Jr.; WIDNER, Neal, S.; MOSS, Gregory L. Sistemas Digitais. 10ed. Pearson Prentice Hall, 2008.
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