Design CMOS Estático

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Introdução à Microeletrônica
Aula 06
Design CMOS Estático
● Transistores MOSFET como chaves controladas eletricamente
● Funções Lógicas com CMOS
− Inversor
− Rede Pull-up e Pull-down
− NAND2
− Porta lógica combinacional genérica
Hugo Leonardo D. de S. Cavalcante – DSC – CI – UFPB
 
Força e simetria do transistor
● A “força” do transistor é proporcional a 
W/L. Em circuitos digitais, L é o menor 
possível (reduz área e aumenta a 
velocidade).
● Os transistores MOS são simétricos 
(source e drain são intercambiáveis), mas 
normalmente desenhados para ser 
usados em uma única direção (para evitar 
problemas, curto-circuito).
● nFET → source tem a tensão mais baixa (fonte de elétrons).
● pFET → source tem a tensão mais alta (fonte de buracos.
 
Transistor MOS como uma chave
Transistor MOS ↔ chave controlada por tensão
A chave tem resistência grande (R
off
 → infinito) se |V
GS
| < |V
t
|,
Resistência pequena (R
on
 ≈ 100 Ω) se |V
GS
| ≥ |V
t
|.
 
Origem de V
t
 e R
on
O transistor “liga” quando V
GS
 > V
t
I ds={ 0 , se v gs<V t (Corte)
β [(v gs−V t)vds−vds
2 /2 ] , se v gs>V t e vds<v gs−V t (Linear)
β(v gs−V t)
2/2 , se v gs>V t e vds≥v gs−V t (Saturação)
Vimos os detalhes, vários modelos DC para a relação tensão x 
corrente, na Aula 05. Os fenômenos que vamos usar agora são a 
transição do corte para a condução e a existência de um limiar Vt.
 
Origem de V
t
 e R
on
O transistor “liga” quando V
GS
 > V
t
 
Origem de V
t
 e R
on
Característica I-V não-linear
Mas assumir comportamento linear (R fixo) facilita cálculos de 
atraso e potência.
 
Do ponto de vista lógico
Transistor nMOS
D = S, se G = 1
 
Do ponto de vista lógico
(chave complementar)
Transistor pMOS
D = S, se G = 0
S D
G
 
Inversor CMOS
Todas as capacitâncias na saída 
do inversor (drenos, conexões, 
gate, próximas portas, etc.)
A Y
A Y
0 1
1 0
 
Inversor CMOS
A = 1, V
out
 ← 0 A = 0, V
out
 ← V
DD
 
Construindo lógica com chaves (nMOS)
 
Construindo lógica com chaves (pMOS)
 
Construindo lógica com chaves (CMOS)
● Vamos usar os transistores nMOS para conectar a saída Y na 
alimentação “negativa” VSS (geralmente 0 V), e os transistores 
pMOS para conectar na alimentação “positiva” VDD. 
● Assim, nas expressões anteriores, vamos usar X = “0” para 
os nMOS e X = “1” para os pMOS:
Série Paralelo
NMOS Y = 0 se A.B Y = 0 se A+B
PMOS Y = 1 se A+B Y = 1 se A.B
Note que podemos produzir 
em Y o valor lógico da função 
NAND usando a associação 
em série de nMOS e em 
paralelo de pMOS. Para a 
função NOR, usamos nMOS 
em paralelo e pMOS em série.
 
Exemplo: NAND
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
V
DD
 
Redes Complementares
● PUN e PDN são redes lógicas duais:
– Conexão em série na PUN corresponde a conexão em paralelo na PDN
– Conexão em paralelo na PUN corresponde a conexão em série na PDN
● PUN e PDN são redes lógicas complementares:
– Uma ou outra está ativa a cada momento, mas não ambas.
(static CMOS)
 
Exemplo: NOR
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
V
DD
 
Exemplo/Exercício: NAND3
A B C Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Porta NAND de três entradas: 
Y = 0 se todas as entradas forem 1
Y = 1 se qualquer entrada for 0
?
 
Exemplo/Exercício: NAND3
A B C Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Porta NAND de três entradas: 
Y = 0 se todas as entradas forem 1
Y = 1 se qualquer entrada for 0
 
Exemplo/Exercício: NOR3
A B C Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Porta NOR de três entradas: 
Y = 1 se todas as entradas forem 0
Y = 0 se qualquer entrada for 1
?
 
Exemplo/Exercício: NOR3
A B C Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Porta NOR de três entradas: 
Y = 1 se todas as entradas forem 0
Y = 0 se qualquer entrada for 1
 
Portas mais complicadas
Y = D + A•(B+C)
Y 
Y = D • A + B • C
?
Com a inversão global (barra em cima de tudo):
Na PDN: + → paralelo • → série
Na PUN: complementar
 
Lógica não-inversora
Não funciona! Porque?
Exemplo: buffer (Y = A)
(nMOS)
(pMOS)
 
Limitações das chaves
“1” forte “1” fraco (degradado)
“0” forte “0” fraco (degradado)
O nMOS produz “0” forte, mas não “1” forte. O pMOS produz “1” forte mas não “0” forte. Por 
isso precisamos de ambos (CMOS).
 
Portas CMOS “estáticas”
● Portas CMOS “estáticas” são sempre inversoras.
– Para fazer não-inversoras, pode-se adicionar um inversor no final.
(static CMOS)
(transistores pMOS)
(transistores nMOS)
 
 
 
Introdução à Microeletrônica
Aula 06
Design CMOS Estático
● Transistores MOSFET como chaves controladas eletricamente
● Funções Lógicas com CMOS
− Inversor
− Rede Pull-up e Pull-down
− NAND2
− Porta lógica combinacional genérica
Hugo Leonardo D. de S. Cavalcante – DSC – CI – UFPB
Na aula de hoje vamos ver um primeiro modelo das 
características elétricas dos transistores MOS e 
como estas podem ser interpretadas como 
operadores lógicos.
A técnica vista aqui consiste em formar redes 
complementares de transistores (conhecida como 
CMOS estático) e permite criar qualquer função 
lógica combinacional.
A características elétricas criam limitações: tamanho, 
complexidade, potência, tempo de resposta. Ao 
nos restringirmos ao CMOS estático teremos a 
restrição de complexidade (número de 
transistores).
 
 
 
Força e simetria do transistor
● A “força” do transistor é proporcional a 
W/L. Em circuitos digitais, L é o menor 
possível (reduz área e aumenta a 
velocidade).
● Os transistores MOS são simétricos 
(source e drain são intercambiáveis), mas 
normalmente desenhados para ser 
usados em uma única direção (para evitar 
problemas, curto-circuito).
● nFET → source tem a tensão mais baixa (fonte de elétrons).
● pFET → source tem a tensão mais alta (fonte de buracos.
Com valores padronizados de tensão e dopagens 
para compor os materiais semicondutores, a 
capacidade de produzir corrente elétrica 
(resistência e capacitância) depende das 
dimensões (L, W, tox) e do tipo do material (p, n, 
polissilício, metal, intrínseco). 
Normalmente queremos L e W pequenos, para 
diminuir a capacitância, mas reduzir W também 
reduz a resistência. Vamos deixar o 
dimensionamento para aulas futuras.
Os portadores majoritários sempre fluem da fonte 
(source) para o dreno (drain), e este fluxo é 
controlado pela tensão aplicada no portão (ou 
porta, gate). A direção do fluxo é determinada pela 
tensão, mas lembre-se que um dos terminais é 
ligado ao corpo, e não devemos polarizar as 
junções p-n do corpo diretamente.
 
 
 
Transistor MOS como uma chave
Transistor MOS ↔ chave controlada por tensão
A chave tem resistência grande (R
off
 → infinito) se |V
GS
| < |V
t
|,
Resistência pequena (R
on
 ≈ 100 Ω) se |V
GS
| ≥ |V
t
|.
Existem dezenas de modelos para os transistores 
MOS, mas para entender como eles são usados do 
ponto de vista lógico, basta considerar o transistor 
como uma chave (interruptor) controlada por 
tensão.
A tensão de controle VGS faz com que a resistência 
assuma um de dois valores possíveis: Ron 
(resistência baixa, chave conecta dreno e source) 
ou Roff (resistência alta, chave aberta). A mudança 
acontece quando VGS passa por um valor Vt 
(tensão limiar, threshold). Ambas VGS e Vt são 
positivas para o nMOS e negativas para o pMOS 
(por isso o esquema geral, mostrado na figura, usa 
|VGS| e |Vt|. 
 
 
 
Origem de V
t
 e R
on
O transistor “liga” quando V
GS
 > V
t
I ds={ 0 , se v gs<V t (Corte)
β [(v gs−V t)vds−vds
2 /2 ] , se v gs>V t e vds<v gs−V t (Linear)
β(v gs−V t)
2/2 , se v gs>V t e vds≥v gs−V t (Saturação)
Vimos os detalhes, vários modelos DC para a relação tensão x 
corrente, na Aula 05. Os fenômenos que vamos usar agora são a 
transição do corte para a condução e a existência de um limiar Vt.
A existência deste limiar e da resistência não-nula da 
chave fechadaé explicada por modelos mais 
realistas do transistor. Eles vêm da relação tensão 
corrente entre os três terminais. Vamos analisar 
modelos mais detalhados na aula 07. 
Essencialmente, o transistor vai operar ou no regime 
de corte (corrente próxima de zero) ou em um dos 
modos de alta corrente, funcionando como um 
chave. A transição entre os modos pode ser vista 
analisando a equação da corrente Ids.
 
 
 
Origem de V
t
 e R
on
O transistor “liga” quando V
GS
 > V
t
A curva de Ids mostra duas correntes qualitativamente 
diferentes: Ioff ~ 0 e Ion ~ 1 mA a 10 mA. Note que a 
corrente varia continuamente em função de VGS, 
mas existe uma mudança qualitativa de 
comportamento quando VGS passa por Vt ~ 0,25 V.
 
 
 
Origem de V
t
 e R
on
Característica I-V não-linear
Mas assumir comportamento linear (R fixo) facilita cálculos de 
atraso e potência.
A tensão Vds entre o dreno e o source também afeta 
o valor de Ids. O transistor não é um resistor, não 
tem comportamento seguindo a Lei de Ohm. Mas a 
relação pode ser aproximada por uma reta se 
restringirmos a tensão a um dos regimes 
(saturação ou linear, p. ex.). 
Diferentes modelos incorporam detalhes que tornam 
a simulação mais ou menos realista, de acordo 
com a necessidade. Espera-se que modelos mais 
simples sejam mais rápidos de simular (importante 
em circuitos grandes, com 104 a 109 transistores).
Na figura vemos uma comparação entre dois 
modelos diferentes: um deles assume que a 
corrente fica independente de Vds (reta horizontal) 
na saturação (nível 3) e outro considera uma 
variação com inclinação reduzida (nível > 5).
 
 
 
Do ponto de vista lógico
Transistor nMOS
D = S, se G = 1
Voltando ao nosso modelo mais simples: 
No nMOs, se |VGS| > |Vt| (ou VGS > Vt ) a resistência 
entre S e D será Ron (pequena, chave ligada). 
Do ponto de visto lógico, podemos dizer D = S, se G 
= 1.
Se G ≠ 1, ou seja, se VGS < Vt , este trecho do circuito 
não permite inferir nenhuma relação entre D e S. 
 
 
 
Do ponto de vista lógico
(chave complementar)
Transistor pMOS
D = S, se G = 0
S D
G
Para o pMOs, temos uma relação análoga, mas 
complementar:
VGS e Vt são negativos, se |VGS| > |Vt| , VGS é “mais 
negativo” que Vt, ou seja VGS < Vt , a resistência 
entre S e D será Ron (pequena, chave ligada). 
Como VS deve ser uma tensão alta (fonte de 
buracos), a chave estará ligada se VG for uma 
tensão baixa (VGS = VG – VS. P. ex: VGS = 0 – 3,0 V )
Do ponto de visto lógico, podemos dizer D = S, se G 
= 0. (Note que é o contrário, “complementar”, do 
nMOS).
Se G = 1, ou seja, se VGS > Vt , este trecho do circuito 
não permite inferir nenhuma relação entre D e S. 
 
 
 
Inversor CMOS
Todas as capacitâncias na saída 
do inversor (drenos, conexões, 
gate, próximas portas, etc.)
A Y
A Y
0 1
1 0
Usado estes comportamentos, podemos desenhar 
nossa primeira porta lógica: o inversor CMOS. Esta 
é uma das portas mais fundamentais, pois o 
comportamento dela serve de base para entender 
as demais portas.
O sinal de entrada A é conectado nos terminais gate 
de dois MOSFETs complementares (um nMOS e 
um PMOS), os drenos desses dois transistores são 
ligados juntos, formando o terminal de saída Y. O 
source do pMOS é ligado na tensão mais alta do 
“padrão” (Vdd) e o source do nMOS é ligado na 
tensão mais baixa do “padrão” (Vss). Os nomes 
Vdd e Vss vêm de hábito histórico (os primeiros 
circuitos tinham apenas nMOS e a letra repetida é 
uma forma rápida de mudar o símbolo, mantendo 
uma relação mnemônica).
 
 
 
Inversor CMOS
A = 1, V
out
 ← 0 A = 0, V
out
 ← V
DD
Quando a tensão no terminal A tem valor alto, o 
pMOS fica no estado aberto e o nMOS no estado 
fechado. Assim, a saída não fica conectada na 
tensão alta (Vdd) e fica conectada (através do 
nMOS, com resistência Ron,n) na tensão mais baixa 
(Vss). Se houver uma capacitância com carga 
positiva acumulada na saída, ele pode descarregar 
através do nMOS. Vout → Vss.
Quando a tensão no terminal A tem valor baixo, o 
pMOS fica no estado fechado (com resistência 
Ron,p) e o nMOS no estado aberto. Assim, a saída 
fica conectada na tensão alta (Vdd) e não fica 
conectada na tensão baixa (Vss). Se houver uma 
capacitância sem carga na saída, ela pode 
carregar através do pMOS. Vout → Vdd.
 
 
 
Construindo lógica com chaves (nMOS)
Para construir funções lógicas combinacionais 
vamos usar pares de transistores que controlam a 
conexão com o nível lógico desejado. 
NMOS em série fazem conexões se ambos forem 
ativados simultaneamente por níveis de entrada 
altos. Isso corresponde à função AND (“e” lógico).
NMOS em paralelo fazem conexão se qualquer um 
deles for ativado por um nível de entrada alto. Isso 
corresponde à função OR (“ou” lógico).
Se a conexão não for feita, a resistência entre os 
pontos X e Y fica alta (Roff), o que chamamos de 
estado de alta impedância, símbolo lógico Z. 
 
 
 
Construindo lógica com chaves (pMOS)
Os pMOs funcionam de maneira complementar 
(invertida) com respeito ao sinal de ativação:
PMOS em série fazem conexões se ambos forem 
ativados simultaneamente por níveis de entrada 
baixos. Isso corresponde à função AND das 
entradas invertidas. Usando a lei de De Morgan, 
também podemos expressar como NOR lógico das 
entradas (“ou negado”).
PMOS em paralelo fazem conexão se qualquer um 
deles for ativado por um nível de entrada baixo. 
Isso corresponde à função OR das entradas 
invertidas, ou NAND lógico.
Novamente, se a conexão não for feita, a resistência 
entre os pontos X e Y fica alta (Roff), resultando em 
um estado de alta impedância, símbolo lógico Z. 
 
 
 
Construindo lógica com chaves (CMOS)
● Vamos usar os transistores nMOS para conectar a saída Y na 
alimentação “negativa” VSS (geralmente 0 V), e os transistores 
pMOS para conectar na alimentação “positiva” VDD. 
● Assim, nas expressões anteriores, vamos usar X = “0” para 
os nMOS e X = “1” para os pMOS:
Série Paralelo
NMOS Y = 0 se A.B Y = 0 se A+B
PMOS Y = 1 se A+B Y = 1 se A.B
Note que podemos produzir 
em Y o valor lógico da função 
NAND usando a associação 
em série de nMOS e em 
paralelo de pMOS. Para a 
função NOR, usamos nMOS 
em paralelo e pMOS em série.
Note que, na rede nMOS, podemos colocar uma 
barra (negação) sobre Y, porque ele vai conectar 
no estado “0”, assim, a expressão da função fica 
igual no nMOS e no pMOS, em cada diagonal da 
tabela. 
Podemos generalizar esta análise para qualquer 
combinação de expressões lógicas, sempre 
usando formas complementares para conectar as 
alimentações opostas.
Esta técnica de construir o circuito: usando 
associações de nMOS para conectar em Vss e de 
pMOS complementares (tipo oposto, ativação 
oposta) e duais (série em um → paralelo no outro) 
para conectar em Vdd, é chamada CMOS estático 
(static CMOS).
 
 
 
Exemplo: NAND
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
V
DD
Vejamos como funciona a porta NAND de duas 
entradas. 
Os dois transistores nMOS em série só vão conectar 
a saída ao Vss (GND, na figura) se ambas as 
entradas A e B forem “1” (última linha na tabela). 
Se qualquer das entradas for “0”, pelo menos um dos 
pMOS vai conectar a saída ao Vdd (demais linhas 
da tabela). Note que em nenhuma situação temos 
a saída conectada simultaneamente a ambas as 
fontes de alimentação Vdd e Vss. Este estado 
problemático é conhecido como “crowbar” [símbolo 
lógico X na saída. (X na entrada é “don’t care”.)]. 
 
 
 
Redes Complementares
● PUN e PDN são redes lógicas duais:
– Conexão em série na PUN corresponde a conexão em paralelo na PDN
– Conexão em paralelo na PUN corresponde a conexão em série na PDN
● PUN e PDN são redes lógicas complementares:
– Uma ou outra está ativa a cada momento, mas não ambas.
(static CMOS)
Em geral, as portas lógicas usando esta metodologia 
CMOS estático, são formadas por uma rede de 
transistores “ativados pela lógica invertida” (pMOS) 
conectando à alimentação “positiva” Vdd, e uma 
rede de transistores“ativados pela lógica não-
invertida (nMOS) que conecta à alimentação 
negativa Vss (ou GND). 
Estas redes são chamadas de complementares, 
pois a cada pMOS na rede que “puxa para cima” 
PUN (pull-up network) existe um nMOS 
correspondente na rede que “puxa para baixo” 
(PDN, pull-down network).
Além disso, para evitar estados Z e X, as redes 
também são duais: um par em série em um das 
redes corresponde a um par em paralelo na outra, 
e vice-versa.
 
 
 
Exemplo: NOR
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
V
DD
Outro exemplo: a porta NOR de duas entradas. 
Tente explicar o seu funcionamento, analisando em 
que condições cada uma das redes está ativa.
 
 
 
Exemplo/Exercício: NAND3
A B C Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Porta NAND de três entradas: 
Y = 0 se todas as entradas forem 1
Y = 1 se qualquer entrada for 0
?
Como exercício, tente desenhar uma porta NAND de 
três entradas, A, B e C. 
 
 
 
Exemplo/Exercício: NAND3
A B C Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Porta NAND de três entradas: 
Y = 0 se todas as entradas forem 1
Y = 1 se qualquer entrada for 0
Solução: Para conectar na alimentação negativa é 
preciso que todos os nMOS sejam ativados pela 
entrada (A, B, C) = (“1”, “1”, ‘1”). Caso uma das 
entradas seja “0”, a PDN fica aberta e a PUN 
conectará a saída na alimentação positiva. 
 
 
 
Exemplo/Exercício: NOR3
A B C Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Porta NOR de três entradas: 
Y = 1 se todas as entradas forem 0
Y = 0 se qualquer entrada for 1
?
Mais um exercício/exemplo: NOR de três entradas.
 
 
 
Exemplo/Exercício: NOR3
A B C Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Porta NOR de três entradas: 
Y = 1 se todas as entradas forem 0
Y = 0 se qualquer entrada for 1
Solução. Quando qualquer entrada é alta a saída é 
conectada em “0”, é preciso que as três entradas 
sejam “0” para que a saída seja conectada em “1”.
 
 
 
Portas mais complicadas
Y = D + A•(B+C)
Y 
Y = D • A + B • C
?
Com a inversão global (barra em cima de tudo):
Na PDN: + → paralelo • → série
Na PUN: complementar
Podemos projetar portas correspondendo a lógica 
combinacional arbitrária partindo da expressão Y = 
f(A,B,C…) e colocando um par complementar e 
dual de transistores de acordo com a operação 
lógica desejada/necessária. É conveniente “ter 
uma grande barra” invertendo a expressão da 
função lógica Y, devido à natureza inversora da 
metodologia CMOS (o pMOS conecta ao estado 
“1” e o nMOS conecta ao estado “0”). 
Quando aparecer, dentro da função Y:
Disjunção (OR,+): transistores em série na PUN e 
paralelo na PDN.
Conjunção (AND, ·): transistores em paralelo na PUN 
e série na PDN.
Esta “regra” pode ser aplicada a blocos de 
expressões. Para lembrar: volte à porta NAND, por 
exemplo.
 
 
 
Lógica não-inversora
Não funciona! Porque?
Exemplo: buffer (Y = A)
(nMOS)
(pMOS)
O que acontece se ignorarmos a “grande barra em 
cima” da expressão de Y, ou seja, tentarmos 
construir uma função lógica não-inversora? 
Os transistores nMOS não conseguem conectar a 
saída na tensão alta (completamente), e os 
transistores pMOS não conseguem conectar na 
tensão baixa. Quando se tenta uma destas 
conexões, a tensão |VGS| cai abaixo de |Vt| e o 
transistor entra em corte prematuramente. Quando 
a saída não atinge o valor final nominal da tensão 
de alimentação dizemos que o sinal está 
“degradado” ou “fraco”.
 
 
 
Limitações das chaves
“1” forte “1” fraco (degradado)
“0” forte “0” fraco (degradado)
O nMOS produz “0” forte, mas não “1” forte. O pMOS produz “1” forte mas não “0” forte. Por 
isso precisamos de ambos (CMOS).
Chamamos este efeito de degradação do nível 
lógico. Os níveis degradados também são 
chamados de níveis fracos. Eles não devem 
aparecer quando nos atemos à metodologia CMOS 
estático. Voltaremos a falar sobre eles quando 
estudarmos dispositivos tristate.
 
 
 
Portas CMOS “estáticas”
● Portas CMOS “estáticas” são sempre inversoras.
– Para fazer não-inversoras, pode-se adicionar um inversor no final.
(static CMOS)
(transistores pMOS)
(transistores nMOS)
Conclusão e resumo: Por enquanto vamos ficar com 
a metodologia CMOS estático, cujas “regras” 
foram definidas nesta aula.
Sabemos como implementar qualquer função lógica 
“inversora”, usando pMOS na PUN e nMOS na 
PDN. 
Uma expressão sem “a grande barra em cima” pode 
ser transformada adicionando uma “grande barra 
dupla” e usando a Lei de De Morgan. Tente 
construir o circuito para a porta XOR, como 
exercício.
Uma maneira da desenhar um circuito não-inversor é 
adicionar um inversor extra após saída.
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